KR20060011432A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

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Abstract

반도체 소자의 금속 배선 형성 방법이 제공된다. 반도체 소자의 금속 배선 형성 방법은, 먼저, 도전성 패턴이 매립되어 있는 기판상에 식각 저지막 및 절연막을 순차적으로 형성한다. 다음, 앞서의 결과물을 패터닝하여 식각 저지막이 노출되도록 개구부를 형성한다. 이어, 기판상에 단차를 따라 제1 확산 방지막을 형성한다. 다음, 스퍼터링 방식의 식각을 통하여 개구부 하부의 제1 확산 방지막과 식각 저지막을 제거한다. 이어, 도전성 패턴과 전기적으로 연결되는 도전 물질을 개구부에 매몰시킨다.
스퍼터링, 아르곤 입자, 다마신, 비아홀

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal interconnection layer of semiconductor device}
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
도 6 내지 도 13은 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
도 14 내지 도 15은 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
도 24 내지 도 30은 본 발명의 제4 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는 다마신(Damascene) 공정에 의한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
로직 소자의 고속화, 고집적화는 급속도로 진행되고 있는데, 이는 트랜지스터의 미세화에 따라 이루어지고 있다. 트랜지스터의 집적도 향상에 대응하여 배선은 미세화되고 있으며, 이에 따른 배선 지연의 문제가 심각해지고 있어 소자의 고속화를 방해하는 원인으로 대두되고 있다.
이러한 상황에서 종래부터 LSI(Large Scale Integration)의 배선재료로 일반적으로 이용해 왔던 알루미늄 합금 대신에 보다 저항이 작고, 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(Cu)를 이용한 배선이 활발히 개발되고 있다. 그런데, 구리는 식각이 용이하지 않고, 공정 중에 산화되는 문제점으로 인하여 구리 배선 형성을 위하여는 다마신(Damascene) 공정을 사용한다. 다마신 공정은 절연막에 상층배선들이 형성되어 상기 상층배선들을 각각 격리시키도록 상기 상층배선들 사이에 형성된 트렌치(Trench)와 이 상층배선을 하층배선 또는 기판에 접속하는 비아홀(Via hole)을 형성하고, 구리를 채운 후에 화학기계적 연마(CMP: Chemical Mechanical Polishing) 공정으로 평탄화하는 채움공정이다.
상기 다마신 공정은, 상기 트렌치와 비아홀을 연속적으로 형성한 후 동시에 구리를 채우는 듀얼 다마신 공정 방법과, 상기 트렌치 또는 비아홀 중 어느 하나만을 따로 형성한 후 구리를 채우는 싱글 다마신 공정 방법으로 구분될 수 있다.
이하에서는, 상기 비아홀을 통해 상기 하층배선과 연결되며 상층배선이 채워지게 되는 상기 트렌치 사이 영역을 배선영역으로 명명하여 설명한다.
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
종래 기술에 따른 반도체 소자의 금속 배선 형성 방법은, 도 1에 도시된 바와 같이, 먼저, 도전체 패턴(11)이 매립되어 있는 반도체 기판(10) 상에 제1 식각 저지막(21) 및 제1 절연막(31)을 형성하고 이어, 제2 식각 저지막(22) 및 제2 절연막(32)을 연속적으로 형성한다.
다음, 도 2에 도시된 바와 같이, 상기 제2 절연막(32) 상부에 포토레지스트를 도포하고, 이를 패터닝하여 상기 제2 절연막(32)의 상면을 제1 폭(W1) 만큼 일부 노출시키는 제1 포토레지스트 패턴(PR1)을 형성한다. 이어, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 하여, 상기 제1 및 제2 절연막(31, 32)과 상기 제2 식각 저지막(22)을 식각한다. 이때, 상기 식각은 상기 제1 식각 저지막(21)이 노출될 때까지 실시한다. 이에 따라, 상기 제1 폭(W1)을 갖는 비아홀(40)이 형성되게 된다. 이어, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
다음, 도 3에 도시된 바와 같이, 상기 비아홀(40)이 형성되어 있는 상기 제2 절연막(32) 상에 상기 제1 폭(W1) 보다 큰 제2 폭(W2)의 개구부를 갖는 제2 포토레지스트 패턴(PR2)을 형성한다. 이어, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하여, 상기 제2 절연막(32)을 식각한다. 이때, 상기 식각은 상기 제2 식각 저지막(22)이 노출될 때까지 실시한다. 이에 따라, 상기 제2 절연막(32) 내에 상기 제2 폭(W2)을 갖는 배선영역(50)이 형성되게 된다. 이어, 상기 제2 포토레지스트 패턴(PR2)을 제거한다.
다음, 도 4에 도시된 바와 같이, 상기 비아홀(40)에 노출된 상기 제1 식각 저지막(21) 및 상기 배선영역(50)에 노출된 상기 제2 식각 저지막(22)을 건식 식각 공정 방식으로 식각한다. 이에 따라, 상기 비아홀(40) 하부로 상기 도전체 패턴(11)이 노출된다. 한편, 상기 건식 식각 공정 후에 잔류 식각 가스 및 상기 도전체 패턴(11) 상에 형성된 산화막 등을 제거하기 위한 스트립 공정을 진행하게 되는데, 이때, SiN 등으로 이루어진 상기 제1 및 제2 식각 저지막(21, 22) 중 대기중에 노출된 부위는 쉽게 산화되어 상기 스트립(strip) 공정 진행시에 함께 제거되면서, 네거티브 기울기(negative-slope)를 가지는 언더 컷(under-cut)이 발생하게 된다.
이러한 언더 컷이 발생하게 되면, 후속 공정인 확산 방지막 형성 공정 및 씨앗층(seed) 형성 공정에서, 상기 확산 방지막 및 씨앗층이 불연속적으로 증착되는 문제점이 발생한다.
즉, 도 5에 도시된 바와 같이, 기판 상에 단차를 따라 균일하게 증착되어야 하는 확산 방지막(60)이 불연속 증착된다. 이에 따라 후속 전해 도금(ECP: Electro-Chemical Plating) 및 열처리(anneal) 공정에서, 상기 도전체 패턴(11)과 전기적으로 연결되어야하는 상부 도전 물질이 상기 도전체 패턴(11)에서 박리되어 나타나는 현상(delamination)을 유발하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 식각 저지막의 언더 컷 등 프로파일 불량을 방지하여 비아홀 또는 배선 영역내에 도전 물질이 양호하게 채워질 수 있도록 하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 기판상의 도전성 패턴이 노출 된 후 정체기간 없이 후속 공정이 진행되는 연속 공정이 이루어지도록 하여 도전체 패턴의 오염 및 산화 현상을 방지하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 공정 과정을 단순화하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 먼저, 도전성 패턴이 매립되어 있는 기판상에 식각 저지막 및 절연막을 순차적으로 형성한다. 다음, 상기 결과물을 패터닝하여 상기 식각 저지막을 노출시키는 개구부를 형성한다. 이어, 상기 기판상에 단차를 따라 제1 확산 방지막을 형성한다. 다음, 스퍼터링 방식의 식각을 통하여 상기 개구부 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막을 제거한다. 이어, 상기 도전성 패턴과 전기적으로 연결되는 도전 물질을 상기 개구부에 매몰시킨다.
이때, 상기 개구부는 비아홀 또는 배선 영역이 될 수 있다.
또한, 상기 스퍼터링 방식의 식각 공정 이후에, 상기 기판상에 단차를 따라 제2 확산 방지막을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 제1 및 제2 확산 방지막은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성할 수 있다. 이때, 상기 제1 확산 방지막은 TaN막으로 형성하고, 상기 제2 확산 방지막은 Ta막으로 형성할 수 있다.
한편, 상기 스퍼터링 방식의 식각은, 플라즈마 상태의 아르곤 입자를 상기 개구부 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막으로 가속시켜 상기 제1 확산 방지막과 상기 식각 저지막을 형성하는 원자들이 다른 위치로 밀리게하여 상기 제1 확산 방지막과 상기 식각 저지막이 제거되도록 할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 6 내지 도 13을 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다.
도 6 내지 도 13은 본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
본 발명의 제1 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 도 6에 도시된 바와 같이, 먼저, 하부 배선이 될 도전체 패턴(111)이 매립되어 있는 반도체 기판(110)을 마련하고, 상기 반도체 기판(110) 상에 제1 식각 저지막(121) 및 제1 절연막(131)을 형성한다. 이어, 상기 제1 절연막(131) 상에 제2 식각 저지막 (122) 및 제2 절연막(132)을 연속적으로 형성한다.
기판(110)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등을 예로 들 수 있다. 기판(110) 상에는 다양한 종류의 능동 소자 및 수동 소자 등을 포함할 수 있다. 상기 도전체 패턴(111)은 다양한 종류의 배선 물질, 예컨대, 구리, 구리 합금, 알루미늄, 알루미늄 합금 등으로 이루어질 수 있다. 저저항 관점에서 상기 도전체 패턴(111)은 구리로 형성되는 것이 바람직하다.
상기 제1 식각 저지막(121)은 후속의 비아홀 형성을 위한 식각 공정시에 하부 배선인 도전체 패턴(111)이 식각 공정에 노출되어 전기적 특성이 손상되는 것을 방지하기 위하여 형성한다. 따라서, 상기 제1 식각 저지막(121)은 그 위에 형성되는 제1 절연막(131)에 대한 식각 선택비가 큰 물질로 형성한다. 또한, 상기 제2 식각 저지막(122)은 후속의 상부 배선영역 형성을 위한 식각 공정시에 하부의 제1 절연막(131)이 식각 공정에 노출되는 것을 방지하기 위하여 형성한다. 따라서, 상기 제2 식각 저지막(122)은 그 위에 형성되는 제2 절연막(132)에 대한 식각 선택비가 큰 물질로 형성한다. 바람직하기로는 상기 제1 및 제2 식각 저지막(121, 122)은 유전율이 4-5 인 SiC, SiN, SiCN 등으로 형성한다. 상기 제1 및 제2 식각 저지막(121, 122)의 두께는 전체 절연막의 유전율에 미치는 영향을 고려하여 가능한 최소화하되 식각 저지막으로서의 기능을 수행하기에 충분한 두께로 형성한다.
상기 제1 및 제2 절연막(131, 132)은 유기물의 저유전율 특성과 기존의 장비 및 공정을 그대로 사용할 수 있으며 열적 안정성이 뛰어난 무기물의 특성을 모두 가진 하이브리드형 저유전율 물질로 형성한다. 하부 배선인 도전체 패턴(111)과 형성하고자 하는 비아홀 및 상부 배선 간의 RC 신호 지연을 방지하고 상호 간섭 및 전력 소비의 증가를 억제하기 위해서 상기 제1 및 제2 절연막(131, 132)은 유전율이 3 이하인 하이브리드형 물질로 형성한다. 가장 바람직하기로는 저유전율 OSG(low k OrganoSilicateGlass)로 절연막(131, 132)을 형성한다. 이러한 절연막(131, 132)의 형성은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD), 스핀코팅(spin coating) 방식 등을 사용하여 형성할 수 있다.
다음, 도 7에 도시된 바와 같이, 상기 제2 절연막(132) 상부에 포토레지스트를 도포하고, 이를 패터닝하여 상기 제2 절연막(132)의 상면을 제1 폭(W1) 만큼 일부 노출시키는 제1 포토레지스트 패턴(PR1)을 형성한다. 이때, 상기 제1 포토레지스트의 개구 패턴의 위치는 하부의 도전체 패턴(111) 층으로 투영하였을 때, 상기 도전체 패턴(111)의 너비 내에서 정의되는 것이 바람직하다.
이어, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 하여, 상기 제1 및 제2 절연막(131, 132)과 상기 제2 식각 저지막(122)을 식각한다. 이때, 상기 식각은 상기 제1 식각 저지막(121)이 노출될 때까지 실시한다. 이에 따라, 상기 제1 폭(W1)을 갖는 비아홀(140)이 형성되게 된다. 이어, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
다음, 도 8에 도시된 바와 같이, 상기 비아홀(140)이 형성되어 있는 상기 제2 절연막(132) 상에 상기 제1 폭(W1)과 너비가 같거나, 더 큰 제2 폭(W2)의 개구부 를 갖는 제2 포토레지스트 패턴(PR2)을 형성한다. 이어, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하여, 상기 제2 절연막(132)을 식각한다. 이때, 상기 식각은 상기 제2 식각 저지막(122)이 노출될 때까지 실시한다. 이에 따라, 상기 제2 절연막(132) 내에 상기 제2 폭(W2)을 갖는 배선영역(150)이 형성되게 된다. 이어, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 한편, 도면에는 도시되지 않았지만 상기 제2 포토레지스트 패턴(PR2)을 형성하기 위한 포토레지스트 도포 전에 상기 비아홀(140) 내에 저유전율을 갖는 절연막 등으로 이루어진 매개물질을 채운 후 상기 제2 포토레지스트 패턴(PR2)을 형성하도록 할 수 있다.
다음, 도 9에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제1 확산 방지막(161)을 형성한다. 여기서, 상기 제1 확산 방지막(161)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성할 수 있다.
다음, 도 10에 도시된 바와 같이, 스퍼터링 방식의 식각을 통하여 상기 비아홀(140) 하부의 상기 제1 확산 방지막(161)과 제1 식각 저지막(121)을 제거하여 상기 도전체 패턴(111)이 노출되도록 한다. 상기 스퍼터링 방식의 식각은 이온화된 아르곤 입자(Ar+)를 타겟을 향해 가속시켜, 타겟을 형성하는 원자들이 다른 위치로 밀리게 되어 식각이 이루어지는 현상을 이용한 것이다.
구체적으로, 플라즈마 상태의 아르곤 입자(Ar+)를 상기 비아홀(140) 바닥면 의 제1 확산 방지막(161)을 향해 가속시키면, 상기 제1 확산 방지막(161) 및 상기 제1 확산 방지막(161) 하부의 제1 식각 저지막(121)을 구성하는 원자들이 상기 아르곤 입자(Ar+)와 충돌하여 포물선을 그리며 다른 위치로 리스퍼터링(resputtering) 된다. 이에 따라, 상기 비아홀(140) 바닥면에 위치하는 상기 제1 확산 방지막(161)과 제1 식각 저지막(121)이 제거된다. 여기서, 상기 비아홀(140) 바닥면에 위치했던 상기 제1 확산 방지막(161) 및 상기 제1 식각 저지막(121)을 구성하는 원자들은 상기 비아홀(140) 측벽을 따라 증착되어 스퍼터링 부산물(170)을 형성한다. 한편, 아르곤 입자(Ar+)를 이용한 상기 스퍼터링 방식의 식각 공정 진행시에 상기 비아홀(140) 하부의 위치 뿐 아니라, 기판 상에 단차를 따라 모든 위치의 제1 확산 방지막(161) 상에 아르곤 입자(Ar+)가 충돌되지만, 타겟 원자들이 사방으로 포물선을 그리며 리스퍼터링되는 과정에서 서로 상쇄되고, 충돌이 이루어지는 깊이에 따라 그 충돌 에너지에 차이가 있다. 결과적으로, 상기 비아홀(140) 바닥면의 위치를 제외한 다른 곳에서의 상기 스퍼터링 방식의 식각이 미치는 영향은 아주 미미하다. 그러므로, 상기 스퍼터링 방식의 식각 시간을 적절히 조절하면, 비교적 가속 속도가 높은 비아홀(140) 바닥면의 구성물 원자들이 선택적으로 완전히 다른 위치로 밀리게 되어 제거된다.
다음, 도 11에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제 2 확산 방지막(162)을 형성한다. 이때, 상기 제2 확산 방지막(162)은 상기 제1 확산 방지막(161) 및 상기 스퍼터링 부산물(170)을 덮도록 형성한다.
여기서, 상기 제2 확산 방지막(162)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성될 수 있다.
한편, 상기 제2 확산 방지막(162)은 후술하는 도전 물질층(180)과의 접촉력을 증대시킬 수 있도록 상기 Ta막으로 형성하는 것이 바람직하다. 또한, 상기 제2 확산 방지막(162) 안쪽에 위치하게 되는 상기 제1 확산 방지막(161)은 상기 도전 물질층(180)이 배선영역(150) 및 비아홀(140) 영역 외부로 확산되는 것을 방지하도록 확산 방지 능력이 양호한 상기 TaN막으로 형성하는 것이 바람직하다.
또한, 전단계의 공정 과정인 스퍼터링 방식 식각을 통해, 상기 도전체 패턴(111)이 노출되도록 한 다음에, 별도의 스트립(strip) 공정을 거치지 않고, 바로 상기 제2 확산 방지막(162)을 증착함으로서, 도전체 패턴(111)이 노출된 상태의 정체 기간을 최소화할 수 있다.
다음, 도 12에 도시된 바와 같이, 기판 상에 단차를 따라 형성된 상기 제2 확산 방지막(162) 상에 도전물 씨앗층을 형성하고 이어, 전해 도금(ECP: Electro-Chemical Plating)을 실시하여 상기 비아홀(140) 및 상기 배선영역(150)을 매몰시키도록 충분한 두께를 갖는 도전 물질층(180)을 형성한다.
여기서, 상기 도전 물질층(180)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 상기 도전 물질층(180)은 구리(Cu)를 포함하는 것이 바람직하다.
다음, 도 13에 도시된 바와 같이, 상기 도전 물질층(180)은 불균일한 두께로 채워지기 때문에 상기 제2 절연막(132)이 노출되도록 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 공정을 수행하여 평탄한 금속 배선을 형성한다.
그러므로, 본 발명의 제1 실시예에 따르면, 비아홀 및 배선영역을 형성한 후, 도전체 패턴을 노출시키기 위한 건식 식각 공정 및 스트립 공정을 진행하는 종래 방식 대신에, 상기 비아홀(140) 및 배선영역(150) 형성 후에 바로 제1 확산 방지막(161)을 증착시킨 후, 상기 도전체 패턴(111)이 노출되도록 스퍼터링 방식의 식각을 실시하였다. 이에 따라, 종래의 건식 식각 공정 및 스트립 공정에 따른 상기 제1 및 제2 식각 저지막(121, 122)의 언더 컷 발생을 방지하여, 도전 물질(180)이 비아홀(140) 및 배선영역(150)에 양호하게 채워질 수 있도록 한다.
또한, 상기 도전체 패턴(111)이 노출되도록 한 다음에, 별도의 스트립 공정을 거치지 않고, 바로 제2 확산 방지막(162)을 증착함으로서, 도전체 패턴(111)이 노출된 상태의 정체 기간을 최소화하여, 도전체 패턴(111)의 오염 및 산화를 방지할 수 있다.
또, 상기 비아홀(140) 및 배선영역(150) 형성 후, 상기 식각 저지막 및 도전체 패턴(111) 위의 산화물 등을 제거하기 위한 건식 식각 공정 및 스트립 공정을 실시하지 않아 공정 과정을 단순화시킬 수 있다.
다음은, 도 14 내지 도 15을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다.
도 14 내지 도 15은 본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 상술한 본 발명의 제1 실시예에서, 상기 스퍼터링 방식의 식각을 통하여 상기 비아홀 하부의 상기 제1 확산 방지막 및 제1 식각 저지막을 제거한 후에, 상기 제2 확산 방지막을 증착하지 않는 것을 제외하면, 본 발명의 제1 실시예와 실질적으로 동일하므로, 앞서의 공정 과정에 따른 도면과 그에 대한 설명을 생략한다.
본 발명의 제2 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 앞서 설명되었던 스퍼터링 방식의 식각 후에, 도 14에 도시된 바와 같이, 기판 상에 단차를 따라 형성되어 있는 제1 확산 방지막(261) 및 스퍼터링 부산물(270) 상에 도전물 씨앗층을 형성하고 이어, 전해 도금(ECP: Electro-Chemical Plating)을 실시하여 비아홀 및 배선영역을 매몰시키도록 충분한 두께를 갖는 도전 물질층(280)을 형성한다.
이때, 전단계의 공정 과정인 스퍼터링 방식의 식각을 통해, 상기 도전체 패턴(211)이 노출되도록 한 다음에, 별도의 스트립(strip) 공정을 거치지 않고, 바로 상기 도전 물질층(280)을 형성함으로서, 도전체 패턴(211)이 노출된 상태의 정체 기간을 최소화할 수 있다.
여기서, 상기 도전 물질층(280)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 상기 도전 물질층(280)은 구리(Cu)를 포함하는 것이 바람직하다.
다음, 도 15에 도시된 바와 같이, 상기 도전 물질층(280)은 불균일한 두께로 채워지기 때문에 제2 절연막(232)이 노출되도록 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 공정을 수행하여 평탄한 금속 배선을 형성한다.
그러므로, 본 발명의 제2 실시예에 따르면, 상술한 본 발명의 제1 실시예와 동일한 효과를 갖는 동시에, 본 발명의 제1 실시예에서 도전 물질층(280)을 형성하기 전에 추가로 증착시키는 확산 방지막을 별도로 증착하지 않아, 공정 과정을 더욱 단순화시킬 수 있다.
다음은, 도 16 내지 도 23을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다.
도 16 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
본 발명의 제3 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 도 16에 도시된 바와 같이, 먼저, 하부 배선이 될 도전체 패턴(311)이 매립되어 있는 반도체 기판(310)을 마련하고, 상기 반도체 기판(310) 상에 식각 저지막(320) 및 절연막(330)을 상술한 제1 실시예에서 설명한 물질과 형성 방법을 사용하여 연속적으로 형성한다.
다음, 도 17에 도시된 바와 같이, 상기 절연막(330) 상부에 포토레지스트를 도포하고, 이를 패터닝하여 상기 절연막(330)의 상면을 제1 폭(W1) 만큼 일부 노출시키는 제1 포토레지스트 패턴(PR1)을 형성한다. 이때, 상기 제1 포토레지스트의 개구 패턴의 위치는 하부의 도전체 패턴(311) 층으로 투영하였을 때, 상기 도전체 패턴(311)의 너비 내에서 정의되는 것이 바람직하다.
이어, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스크로 하여, 상기 절연막(330)을 식각한다. 이때, 상기 식각은 상기 식각 저지막(320)이 노출될 때까지 실시한다. 이에 따라, 상기 제1 폭(W1)을 갖는 비아홀(340)이 형성되게 된다. 이어, 상기 제1 포토레지스트 패턴(PR1)을 제거한다.
다음, 도 18에 도시된 바와 같이, 상기 비아홀(340)이 형성되어 있는 상기 절연막(330) 상에 상기 제1 폭(W1)과 너비가 같거나, 더 큰 제2 폭(W2)의 개구부를 갖는 제2 포토레지스트 패턴(PR2)을 형성한다. 이어, 상기 제2 포토레지스트 패턴(PR2)을 식각 마스크로 하여, 상기 절연막(330)을 상부로부터 소정 두께(D1) 만큼 식각 되도록 패터닝한다. 이때, 식각 시간을 조절하는 방식으로 상기 식각되어지는 두께(D1)를 조절할 수 있다. 이에 따라, 상기 절연막(330) 내에 상기 제2 폭(W2)을 갖는 배선영역(350)이 형성되며, 상기 배선영역(350) 하부로 D2 두께를 갖으며, 제1 폭(W1)을 갖는 비아홀(340)이 남게 된다. 여기서, 상기 배선영역(350)의 두께(D1)와 비아홀(340)의 두께(D2)는 전체 절연막 두께(D1+D2)에서 각각 절반 정도 차지하도록 형성하는 것이 바람직하다.
이어, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 한편, 도면에는 도시되지 않았지만 상기 제2 포토레지스트 패턴(PR2)을 형성하기 위한 포토레지스트 도포 전에 상기 비아홀(340) 내에 저유전율을 갖는 절연막 등으로 이루어진 매개물질을 채운 후 상기 제2 포토레지스트 패턴(PR2)을 형성하도록 할 수 있다.
다음, 도 19에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제1 확산 방지막(361)을 형성한다. 여기서, 상기 제1 확산 방지막(361)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성할 수 있다.
다음, 도 20에 도시된 바와 같이, 스퍼터링 방식의 식각을 통하여 상기 비아홀(340) 하부의 상기 제1 확산 방지막(361)과 식각 저지막(320)을 제거하여 상기 도전체 패턴(311)이 노출되도록 한다. 상기 스퍼터링 방식의 식각은 이온화된 아르곤 입자(Ar+)를 타겟을 향해 가속시켜, 타겟을 형성하는 원자들이 다른 위치로 밀리게 되어 식각이 이루어지는 현상을 이용한 것이다.
구체적으로, 플라즈마 상태의 아르곤 입자(Ar+)를 상기 비아홀(340) 바닥면의 제1 확산 방지막(361)을 향해 가속시키면, 상기 제1 확산 방지막(361) 및 상기 제1 확산 방지막(361) 하부의 식각 저지막(320)을 구성하는 원자들이 상기 아르곤 입자(Ar+)와 충돌하여 포물선을 그리며 다른 위치로 리스퍼터링(resputtering) 된다. 이에 따라, 상기 비아홀(340) 바닥면에 위치하는 상기 제1 확산 방지막(361)과 식각 저지막(320)이 제거된다. 여기서, 상기 비아홀(340) 바닥면에 위치했던 상기 제1 확산 방지막(361) 및 상기 식각 저지막(320)을 구성하는 원자들은 상기 비아홀(340) 측벽을 따라 증착되어 스퍼터링 부산물(370)을 형성한다. 한편, 아르곤 입자(Ar+)를 이용한 상기 스퍼터링 방식의 식각 공정 진행시에 상기 비아홀(340) 바닥면의 위치 뿐 아니라, 기판 상에 단차를 따라 모든 위치의 제1 확산 방지막(361) 상에 아르곤 입자(Ar+)가 충돌되지만, 타겟 원자들이 사방으로 포물선을 그리며 리스퍼터링되는 과정에서 서로 상쇄되고, 충돌이 이루어지는 깊이에 따라 그 충돌 에너지에 차이가 있다. 결과적으로, 상기 비아홀(340) 바닥면의 위치를 제외한 다른 곳에서의 상기 스퍼터링 방식의 식각이 미치는 영향은 아주 미미하다. 그러므로, 상기 스퍼터링 방식의 식각 시간을 적절히 조절하면, 비교적 가속 속도가 높은 비아홀(340) 바닥면의 구성물 원자들이 완전히 다른 위치로 밀리게 되어 제거된다.
다음, 도 21에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제2 확산 방지막(362)을 형성한다. 이때, 상기 제2 확산 방지막(362)은 상기 제1 확산 방지막(361) 및 상기 스퍼터링 부산물(370)을 덮도록 형성한다.
여기서, 상기 제2 확산 방지막(362)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성될 수 있다.
한편, 상기 제2 확산 방지막(362)은 후술하는 도전 물질층(380)과의 접촉력을 증대시킬 수 있도록 상기 Ta막으로 형성하는 것이 바람직하다. 또한, 상기 제2 확산 방지막(362) 안쪽에 위치하게 되는 상기 제1 확산 방지막(361)은 상기 도전 물질층(380)이 배선영역(350) 및 비아홀(340) 영역 외부로 확산되는 것을 방지하도록 확산 방지 능력이 양호한 상기 TaN막으로 형성하는 것이 바람직하다.
또한, 전단계의 공정 과정인 스퍼터링 방식 식각을 통해, 상기 도전체 패턴 (311)이 노출되도록 한 다음에, 별도의 스트립(strip) 공정을 거치지 않고, 바로 상기 제2 확산 방지막(362)을 증착함으로서, 도전체 패턴(311)이 노출된 상태의 정체 기간을 최소화할 수 있다.
다음, 도 22에 도시된 바와 같이, 기판 상에 단차를 따라 형성된 상기 제2 확산 방지막(362) 상에 도전물 씨앗층을 형성하고 이어, 전해 도금(ECP: Electro-Chemical Plating)을 실시하여 상기 비아홀(340) 및 상기 배선영역(350)을 매몰시키도록 충분한 두께를 갖는 도전 물질층(380)을 형성한다.
여기서, 상기 도전 물질층(380)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 상기 도전 물질층(380)은 구리(Cu)를 포함하는 것이 바람직하다.
다음, 도 23에 도시된 바와 같이, 상기 도전 물질층(380)은 불균일한 두께로 채워지기 때문에 상기 절연막(330)이 노출되도록 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 공정을 수행하여 평탄한 금속 배선을 형성한다.
한편, 본 발명의 제3 실시예에서는, 상기 스퍼터링 방식의 식각 이전에 제1 확산 방지막(361)을 증착하고, 상기 스퍼터링 방식의 식각 이후에, 추가로 제2 확산 방지막(362)을 증착하는 방식을 예로 들어 설명하였으나, 상기 제2 확산 방지막(362)의 증착은 생략되고, 바로 도전 물질층(380)을 형성할 수도 있다.
그러므로, 본 발명의 제3 실시예에 따르면, 상술한 본 발명의 제1 실시예와 동일한 효과를 갖는다.
다음은, 도 24 내지 도 30을 참조하여, 본 발명의 제4 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명한다.
앞서의 제1 내지 제3 실시예는 듀얼 마마신 공정 방법을 예로 들어 설명하였으나, 본 발명의 제4 실시예에서는 싱글 다마신 공정 방법을 예로 들어 설명한다.
도 24 내지 도 30은 본 발명의 제4 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정순서에 따라 도시한 단면도들이다.
본 발명의 제4 실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 도 24에 도시된 바와 같이, 먼저, 도전체 패턴(411)이 매립되어 있는 반도체 기판(410)을 마련하고, 상기 반도체 기판(410) 상에 식각 저지막(420) 및 절연막(430)을 상술한 제1 실시예에서 설명한 물질과 형성 방법을 사용하여 연속적으로 형성한다.
상기 도전체 패턴(411)은 하부 배선일 수도 있으며, 하부 배선 또는 도전 영역과 이후 형성될 상부 배선을 전기적으로 연결하기 위한 비아홀 또는 콘택홀일 수 있다.
다음, 도 25에 도시된 바와 같이, 상기 절연막(430) 상부에 포토레지스트를 도포하고, 이를 패터닝하여 상기 절연막(430)의 상면을 일부 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이어, 상기 포토레지스트 패턴(PR)을 식각 마스크로 하여, 상기 절연막(430)을 식각한다. 이때, 상기 식각은 상기 식각 저지막(420)이 노출될 때까지 실시한다. 이에 따라, 상기 식각 저지막(420)을 드러내는 개구부(440)가 형성되게 된다. 이어, 상기 포토레지스트 패턴(PR)을 제거한다.
다음, 도 26에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제1 확산 방지막(461)을 형성한다. 여기서, 상기 제1 확산 방지막(461)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성할 수 있다.
다음, 도 27에 도시된 바와 같이, 스퍼터링 방식의 식각을 통하여 상기 개구부(440) 하부의 상기 제1 확산 방지막(461)과 식각 저지막(420)을 제거하여 상기 도전체 패턴(411)이 노출되도록 한다. 상기 스퍼터링 방식의 식각은 상술한 본 발명의 제1 내지 제3 실시예에서 설명한 바와 같이 동일한 동작에 의해 비교적 가속 속도가 높은 개구부(440) 바닥면의 구성물 원자들이 선택적으로 완전히 다른 위치로 밀리게 되어 제거된다.
다음, 도 28에 도시된 바와 같이, 화학 기상 증착(CVD: Chemical Vapor Deposition) 방법 또는 스퍼터링 등의 물리적 기상 증착(PVD: Physical Vapor Deposition) 방법을 이용하여 상기 기판상의 단차를 따라 균일한 두께를 갖도록 제2 확산 방지막(462)을 형성한다. 이때, 상기 제2 확산 방지막(462)은 상기 제1 확산 방지막(461) 및 상기 스퍼터링 부산물(470)을 덮도록 형성한다.
여기서, 상기 제2 확산 방지막(462)은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성될 수 있다.
한편, 상기 제2 확산 방지막(462)은 후술하는 도전 물질층(480)과의 접촉력을 증대시킬 수 있도록 상기 Ta막으로 형성하는 것이 바람직하다. 또한, 상기 제2 확산 방지막(462) 안쪽에 위치하게 되는 상기 제1 확산 방지막(461)은 상기 도전 물질층(480)이 개구부(440) 영역 외부로 확산되는 것을 방지하도록 확산 방지 능력이 양호한 상기 TaN막으로 형성하는 것이 바람직하다.
또한, 전단계의 공정 과정인 스퍼터링 방식 식각을 통해, 상기 도전체 패턴(411)이 노출되도록 한 다음에, 별도의 스트립(strip) 공정을 거치지 않고, 바로 상기 제2 확산 방지막(462)을 증착함으로서, 도전체 패턴(411)이 노출된 상태의 정체 기간을 최소화할 수 있다.
다음, 도 29에 도시된 바와 같이, 기판 상에 단차를 따라 형성된 상기 제2 확산 방지막(462) 상에 도전물 씨앗층을 형성하고 이어, 전해 도금(ECP: Electro-Chemical Plating)을 실시하여 상기 개구부(440)를 매몰시키도록 충분한 두께를 갖는 도전 물질층(480)을 형성한다.
여기서, 상기 도전 물질층(480)은 다양한 도전 물질 및 이들의 조합으로 이루어질 수 있으며, 상기 도전 물질층(480)은 구리(Cu)를 포함하는 것이 바람직하다.
다음, 도 30에 도시된 바와 같이, 상기 도전 물질층(480)은 불균일한 두께로 채워지기 때문에 상기 절연막(430)이 노출되도록 화학적 기계 연마(CMP: Chemical Mechanical Polishing) 공정을 수행하여 평탄한 금속 배선을 형성한다.
한편, 본 발명의 제4 실시예에서는, 상기 스퍼터링 방식의 식각 이전에 제1 확산 방지막(461)을 증착하고, 상기 스퍼터링 방식의 식각 이후에, 추가로 제2 확산 방지막(462)을 증착하는 방식을 예로 들어 설명하였으나, 상기 제2 확산 방지막(462)의 증착은 생략되고, 바로 도전 물질층(480)을 형성할 수도 있다.
그러므로, 본 발명의 제4 실시예에 따르면, 본 발명의 제1 실시예와 유사한 효과를 갖는다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
본 발명의 반도체 소자의 금속 배선 형성 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
식각 저지막의 언더 컷 등 프로파일 불량을 방지하여 비아홀 또는 배선 영역내에 도전 물질이 양호하게 채워지도록 할 수 있다.
또한, 기판상의 도전성 패턴이 노출된 후 정체기간 없이 후속 공정이 진행되는 연속 공정이 이루어지도록 하여 도전체 패턴의 오염 및 산화 현상을 방지할 수 있다.
또, 종래의 도전성 패턴을 노출시키기 위한 건식 식각 공정 및 스트립 공정을 생략하여 공정 과정을 단순화할 수 있다.

Claims (19)

  1. (a) 도전성 패턴이 매립되어 있는 기판상에 식각 저지막 및 절연막을 순차적으로 형성하는 단계;
    (b) 상기 결과물을 패터닝하여 상기 식각 저지막을 노출시키는 개구부를 형성하는 단계;
    (c) 상기 기판상에 단차를 따라 제1 확산 방지막을 형성하는 단계;
    (d) 스퍼터링 방식의 식각을 통하여 상기 개구부 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막을 제거하는 단계; 및
    (e) 상기 도전성 패턴과 전기적으로 연결되는 도전 물질을 상기 개구부에 매몰시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 개구부는 비아홀 또는 배선 영역인 반도체 소자의 금속 배선 형성 방법.
  3. 제2항에서,
    상기 (d) 단계 이후에,
    상기 기판상에 단차를 따라 제2 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  4. 제3항에서,
    상기 제1 및 제2 확산 방지막은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 제1 확산 방지막은 TaN막으로 형성하고, 상기 제2 확산 방지막은 Ta막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제4항 또는 제5항에서,
    상기 제1 및 제2 확산 방지막은 스퍼터링 방식 또는 화학 기상 증착 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에서,
    상기 (d) 단계의 상기 스퍼터링 방식의 식각은, 플라즈마 상태의 아르곤 입자를 상기 개구부 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막으로 가속시켜 상기 제1 확산 방지막과 상기 식각 저지막을 형성하는 원자들이 다른 위치로 밀리게하여 상기 제1 확산 방지막과 상기 식각 저지막이 제거되도록 하는 단계인 반도체 소자의 금속 배선 형성 방법.
  8. (a) 도전성 패턴이 매립되어 있는 기판상에 제1 식각 저지막 및 제1 절연막을 순차적으로 형성하는 단계;
    (b) 상기 제1 절연막 상에 제2 식각 저지막 및 제2 절연막을 순차적으로 형성하는 단계;
    (c) 상기 결과물을 패터닝하여 상기 제1 식각 저지막을 노출시키는 비아홀을 형성하는 단계;
    (d) 상기 제2 절연막을 패터닝하여 상기 제2 식각 저지막 패턴과 상기 비아홀을 노출시키고, 상기 비아홀과 같은 너비 또는 상기 비아홀보다 넓은 너비의 배선 영역을 형성하는 단계;
    (e) 상기 기판상에 단차를 따라 제1 확산 방지막을 형성하는 단계;
    (f) 스퍼터링 방식의 식각을 통하여 상기 비아홀 바닥면의 상기 제1 확산 방지막과 제1 식각 저지막을 제거하는 단계; 및
    (g) 상기 도전성 패턴과 전기적으로 연결되는 도전 물질을 상기 비아홀 및 배선영역에 매몰시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  9. 제8항에서,
    상기 (f) 단계 이후에,
    상기 기판상에 단차를 따라 제2 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  10. 제9항에서,
    상기 제1 및 제2 확산 방지막은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  11. 제10항에서,
    상기 제1 확산 방지막은 TaN막으로 형성하고, 상기 제2 확산 방지막은 Ta막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  12. 제10항 또는 제11항에서,
    상기 제1 및 제2 확산 방지막은 스퍼터링 방식 또는 화학 기상 증착 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  13. 제8항에서,
    상기 (f) 단계의 상기 스퍼터링 방식의 식각은, 플라즈마 상태의 아르곤 입자를 상기 비아홀 바닥면의 상기 제1 확산 방지막과 상기 제1 식각 저지막으로 가속시켜 상기 제1 확산 방지막과 상기 제1 식각 저지막을 형성하는 원자들이 다른 위치로 밀리게하여 상기 제1 확산 방지막과 제1 식각 저지막이 제거되도록 하는 단계인 반도체 소자의 금속 배선 형성 방법.
  14. (a) 도전성 패턴이 매립되어 있는 기판상에 식각 저지막 및 절연막을 순차적 으로 형성하는 단계;
    (b) 상기 결과물을 패터닝하여 상기 식각 저지막을 노출시키는 비아홀을 형성하는 단계;
    (c) 상기 비아홀이 형성된 상기 절연막을 상부로부터 소정 두께만큼 식각되도록 패터닝하되, 식각 시간을 조절하는 방식으로 상기 두께를 조절하여 상기 비아홀과 같은 너비 또는 상기 비아홀보다 넓은 너비의 배선 영역을 형성하는 단계;
    (d) 상기 기판상에 단차를 따라 제1 확산 방지막을 형성하는 단계;
    (e) 스퍼터링 방식의 식각을 통하여 상기 비아홀 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막을 제거하는 단계; 및
    (f) 상기 도전성 패턴과 전기적으로 연결되는 도전 물질을 상기 비아홀 및 배선영역에 매몰시키는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  15. 제14항에서,
    상기 (e) 단계 이후에,
    상기 기판상에 단차를 따라 제2 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  16. 제15항에서,
    상기 제1 및 제2 확산 방지막은 Ta막, TaN막, Ti막, TiN막, WN막 또는 이들의 조합막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  17. 제16항에서,
    상기 제1 확산 방지막은 TaN막으로 형성하고, 상기 제2 확산 방지막은 Ta막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  18. 제16항 또는 제17항에서,
    상기 제1 및 제2 확산 방지막은 스퍼터링 방식 또는 화학 기상 증착 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  19. 제14항에서,
    상기 (e) 단계의 상기 스퍼터링 방식의 식각은, 플라즈마 상태의 아르곤 입자를 상기 비아홀 바닥면의 상기 제1 확산 방지막과 상기 식각 저지막으로 가속시켜 상기 제1 확산 방지막과 상기 식각 저지막을 형성하는 원자들이 다른 위치로 밀리게하여 상기 제1 확산 방지막과 상기 식각 저지막이 제거되도록 하는 단계인 반도체 소자의 금속 배선 형성 방법.
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