JP2000216239A - 銅内部結線の形成方法 - Google Patents

銅内部結線の形成方法

Info

Publication number
JP2000216239A
JP2000216239A JP11009615A JP961599A JP2000216239A JP 2000216239 A JP2000216239 A JP 2000216239A JP 11009615 A JP11009615 A JP 11009615A JP 961599 A JP961599 A JP 961599A JP 2000216239 A JP2000216239 A JP 2000216239A
Authority
JP
Japan
Prior art keywords
layer
copper
forming
dielectric layer
barrier layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11009615A
Other languages
English (en)
Inventor
Masutami Ko
益民 黄
Tri-Rung Yew
萃蓉 游
Katetsu Ro
火鐵 盧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to JP11009615A priority Critical patent/JP2000216239A/ja
Publication of JP2000216239A publication Critical patent/JP2000216239A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 銅内部結線の形成方法を提供する。 【解決手段】 まず、銅層が埋め込まれた誘電体を有す
る半導体基板を準備する。次に金属層間誘電体層を誘電
体層上に蒸着する。銅層の一部を露出させるためのビア
開口および溝開口を金属層間誘電体層内に形成する。厚
みの薄いバリヤ層をビア開口の底部で露出している銅層
上に形成した後、銅層が露出するまでビア開口の底部に
ボンバード処理を施す。ビア開口および溝開口を満たす
ように銅材料を蒸着してダマシーン(damascene)構造を
得る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、金属内部結線の形
成方法、特に銅内部結線の形成方法に関するものであ
る。
【0002】
【従来の技術および発明が解決しようとする課題】集積
回路の集積化レベルが増すにつれて、シリコンチップ内
の素子を接続するのに使用される金属内部結線の数も増
加する。そのため、2あるいはそれ以上の金属層を備え
た設計が標準となっている。サブミクロン集積回路の製
造においては、集積化レベルが高いため信頼性のある金
属内部結線を製造することが困難である。さらに、超大
規模集積回路(ULSI)の内部に形成される内部結線
は、接合面積が小さいにもかかわらず十分に良好な電気
的接続を持たなければならない。現在、アルミニウムが
金属内部結線を製造するための材料として頻繁に使用さ
れている。しかしながら、集積化レベルが高まるにつれ
て、銅が徐々に使用されるようになっている。銅は、ア
ルミニウムに比較して低抵抗、エレクトロマイグレーシ
ョンに対する高抵抗、および高融点(銅の融点は106
0℃であるのに対してアルミニウムの融点は660℃で
ある)といった多くの長所を兼ね備えている。さらに、
銅回路がシリコンチップ内に形成される場合は、アルミ
ニウムを使用して同じ回路を作成した場合に比べ作動効
率を2倍に上昇させることができる。銅製の導体ワイヤ
は回路内においてRC遅延を低減するだけでなく、導体
ワイヤ間に貯まる静電気量を減らすこともできる。この
ように、銅は金属内部結線を形成するための重要な材料
となっている。
【0003】従来、金属内部結線の形成方法には2種類
ある。第1の形成方法においては、金属層が基板上に形
成され、パターンニングされたフォトレジスト層が金属
層上に形成される。さらに、パターンニングされたフォ
トレジスト層をマスクとして使用して金属層をエッチン
グすることにより金属線が形成される。最後に、金属層
間誘電体層が金属線上に蒸着される。金属内部結線を形
成する第1の方法の利用においては、金属層の表面が光
を反射しやすく、その反射光はフォトリソグラフィー作
業においてエラーを招く恐れがある。さらに、金属の優
れた材料特性のため金属層のエッチングは誘電体層のエ
ッチングよりも難しい。
【0004】金属内部結線の第2の形成方法は、一般に
ダマシーン(damascene)プロセスとして今日良く知られ
ているものである。金属プラグが基板に形成された後、
誘電体層が金属プラグおよび基板上に蒸着される。誘電
体層の厚さは、金属ワイヤの厚さにほぼ等しくあるべき
である。次に、パターンニングされたフォトレジスト層
が誘電体層上に形成され、その後金属プラグを露出させ
るための溝を形成するために誘電体層がエッチングされ
る。最後に、金属材料が溝内に蒸着され、それによりプ
ラグとの電気接続が得られる。
【0005】上記のダマシーンプロセスに非常に類似し
ているステップを含む別の金属内部結線の形成方法は、
デュアルダマシーンプロセスとして知られている。これ
らの形成方法の主たる差異は、金属プラグが基板に内に
形成された後にダマシーンプロセスが開始されるの対し
て、デュアルダマシーンプロセスにおいては、まずビア
開口および溝パターンが誘電体層に形成され、その後金
属材料がビア開口および溝を同時に満たすように蒸着さ
れ、その結果単一の作業により内部結線と層間プラグ接
続が形成される点にある。
【0006】図1は、従来のデュアルダマシーンプロセ
スプロセスに基づいて形成された銅内部結線の断面図で
ある。図1において、番号100は半導体基板、番号1
02は誘電層、番号104は銅層、番号106は金属層
間誘電体層、番号108はビア開口、番号110は溝開
口、番号112は酸化銅層をそれぞれ示す。デュアルダ
マシーンプロセスを実行する前に、トランジスタのよう
な素子構造物(図示せず)が半導体基板100上に形成さ
れている。その後、誘電体層102が基板100上に形
成される。誘電体層102内に埋め込まれているのは銅
層104であり、これは導体ワイヤとして機能する。誘
電体層102上には、銅層104を露出するビア開口1
08および溝開口110を有する金属層間誘電体層10
6がある。銅は空気に曝されると酸化するので、エッチ
ング作業により露出された銅層104の表面には酸化銅
層112が生成される。酸化銅は電気的に非導体であ
る。したがって、金属材料が通常の手順で酸化物層上に
直接蒸着されるなら、ビアは非常に高抵抗となってしま
う。結果的に、バリヤ層(図示せず)がビア開口108、
溝開口110の内部および銅層104上に被覆される前
に酸化銅層112は除去されるべきである。最後に、銅
がビア開口108および溝開口110内に蒸着されて銅
内部結線とビアプラグ(図示せず)が形成される。
【0007】図2は、銅層上の酸化銅層を除去するため
に高周波アルゴンを使用する従来法を示す図である。ビ
ア開口の底部をボンバード処理するために高周波アルゴ
ン原子が使用され、それによって表面から酸化銅が除去
される。しかしながら、ボンバード処理によりある量の
銅原子104'が銅層104からはじき出され、ビア開
口部108の側壁に侵入する。最終的に、飛び散った銅
原子104'の一部は金属層間誘電体層106内にトラ
ップされてしまう。
【0008】金属層間誘電体層106はバリヤ層によっ
て被覆されていないので、銅原子104'はその後の幾
つかの熱処理により金属層間誘電体層106内に拡散す
るだろう。銅は金属層間誘電体層内において高い拡散速
度を有し、基板の素子領域に移動しやすい。したがっ
て、素子が汚染されるとともに得られる素子の品質が劣
化する。さらに、銅の拡散は絶縁された2導体構造間に
望ましくない電気接続を形成する恐れがある。このよう
に、素子効率が低下するとともに、金属内部結線の信頼
性が問題となる。
【0009】さらに、ビア開口および溝開口内への金属
の蒸着の前に、導体層から金属層間誘電体層への原子の
拡散を防ぐバリヤ層が通常形成される。このように、バ
リヤ層は銅層およびその後に蒸着される金属層の間に挿
入される。しかしながら、バリヤ層の存在によりビア開
口内のビアプラグの抵抗が増加する。
【0010】上記の観点から、銅内部結線の形成方法の
改善が必要とされている。
【0011】
【課題を解決するための手段】したがって、本発明の目
的は、酸化銅を除去するためのボンバード処理中にスパ
ッタされた銅原子の金属層間誘電体層内への拡散を防ぐ
ことができる銅内部結線の形成方法を提供することであ
る。したがって、銅拡散による素子の損傷が防がれ、素
子の品質が改善される。
【0012】本発明のさらなる目的は、導体材料がビア
開口内に蒸着される前に銅層上の酸化銅層およびバリヤ
層を除去する銅内部結線の形成方法を提供することであ
る。これにより、最終的にビア開口内に形成されるビア
プラグの抵抗を下げることができる。
【0013】本発明の目的に基づいて、上記のおよびそ
の他の効果を達成するために、ここに具体的かつ包括的
に述べるように、本発明は銅内部結線の形成方法を提供
するものである。すなわち、本発明の方法においては、
まず誘電体を有する半導体基板を準備する。誘電体層は
銅層を含む。金属層間誘電体層を誘電体層上に蒸着す
る。銅層の一部を露出させるビア開口および溝開口を金
属層間誘電体層内に形成する。厚みの薄いバリヤ層をビ
ア開口の底部で露出している銅層上に形成した後、銅層
が露出するまでビア開口の底部にボンバード処理を施
す。その後、ビア開口および溝開口を満たすように銅材
料を蒸着してダマシーン(damascene)構造を得る。
【0014】本発明に関する上記の記載内容および以下
に記載される本発明の詳細な説明はともに例示的なもの
であり、本発明はこれらに限定されるものではない。
【0015】
【実施例】添付の図面を使用して本発明の実施例を以下
に詳細に説明する。尚、図面およびその説明においては
同等あるいは類似の部材に対して可能な限り同じ参照番
号を使用する。
【0016】図3(a)〜(g)は、本発明の実施例に基づ
く銅内部結線の形成方法の進行を示す概略断面図であ
る。
【0017】図3(a)に示すように、素子がすでに形成
されている基板300を準備する。基板300内の素子
は図示されていないが、それらにはMOSトランジスタ
が含まれる。まず、誘電体層302を基板300上に形
成する。基板300上の素子の一つに接続する銅層30
4を誘電体層302内に形成する。さらに、第1の金属
層間誘電体層306およびマスク層308を連続的に誘
電体層302上に形成する。第1誘電体層306として
は二酸化珪素層を使用できる。また、マスク層308と
して窒化珪素層を使用できる。ビア開口を形成するため
にパターンニングされた第1フォトレジスト層310を
マスク層308上に形成する。
【0018】図3(b)に示すように、パターンニングさ
れた第1フォトレジスト層310をマスクとして使用し
てマスク層308の一部を除去する。このようにして、
ビア開口パターン312をマスク層308に転写する。
ビア開口パターン312は銅層304の位置に対応させ
てある。すなわち、ビア開口312は銅層304の上方
に配置される。第1フォトレジスト層310を除去した
後、第2の金属層間誘電体層314をマスク層308上
に形成する。さらに、溝をパターンニングするための第
2フォトレジスト層316を第2誘電体層314上に形
成する。
【0019】図3(c)に示すように、エッチングバリヤ
層としてマスク層308を使用し、また第2フォトレジ
スト層316をマスクとして使用して溝318aおよび
318bを第2誘電体層314内に形成する。換言すれ
ば、第2誘電体層314の一部を除去して溝318aお
よび318bを形成する。溝318aはビア開口パター
ン312を露出させるので、第1誘電体層306の一部
を除去してビア開口312aを形成することができる。
その結果、ビア開口312aを介して銅層304の一部
が露出する。ビア開口312aを介して露出した銅層3
04の表面は空気に曝されて酸化し酸化銅層320を形
成する。
【0020】図3(d)に示すように、溝開口318aお
よび318bの内表面、ビア開口312aの内表面およ
び酸化銅層320の表面を含む表面にバリヤ層322を
形成する。バリヤ層としては、タンタル、窒化タンタ
ル、窒化チタン、あるいは金属層間誘電体層への銅原子
の拡散を防ぐその他の材料を使用することができる。バ
リヤ層322は物理蒸着法(PVD)を使用して形成する
ことが好ましい。PVDはステップカバレージ特性に乏
しいので、コーナー領域322a周辺では蒸着されたバ
リヤ層322の厚さが厚くなり、ビア開口312aの底
部の酸化銅層320上ではバリヤ層の厚さが薄くなる。
【0021】図3(e)に示すように、原子ボンバード処
理324を実施する。ボンバード処理は基板300に電
圧印加して実施することが好ましい。高周波アルゴン原
子、あるいはアルゴン/水素原子を使用して基板300
を垂直方向にボンバード処理する。ボンバード原子のビ
ームに垂直に広がるバリヤ層322の一部がスパッタリ
ングされ、溝318およびビア開口312aの側壁上に
達する。さらに、ボンバード処理により、ビア開口31
2aの底部にある酸化銅層320が除去される。また、
ある量の銅原子304'が銅層304からはじき出さ
れ、ビア開口312aの側壁に付着する。しかしなが
ら、側壁上のバリヤ層322bの存在により銅原子30
4'は第1誘電体層306の内部に拡散することができ
ない。さらに、ボンバード処理中、ビア開口312aの
底部においてバリヤ層322が除去され、除去されたバ
リヤ層の一部は改めて側壁上に堆積するので、溝318
およびビア開口312aの側壁上のバリヤ層の厚さが増
す。一方、コーナー部322aの厚いバリヤ層はボンバ
ード処理により薄くなる。このようにして、バリヤ層3
22bの厚さは均一になり、バリヤ層322bのステッ
プカバレージ特性が改善される。
【0022】図3(f)に示すように、導体層326を図
3(e)に示される構造上に蒸着する。導体層326の蒸
着は溝318およびビア開口312aを満たすように実
施する。導体層としては銅を使用することが好ましい。
導体層326は、ビア開口312aの底部に位置する銅
層304に直接接続される。導体層326と銅層304
の間にバリヤ層が存在しないので、ビアプラグの抵抗は
従来の構造より小さい。
【0023】図3(g)に示すように、溝318aおよび
318bの外部にある導体層326を除去することによ
り、導体層326aおよび導体層326bを同時に形成
することができる。導体層326の過剰領域は化学的機
械的研磨法(CMP)により除去することが好ましい。
【0024】以上要約すると、本発明の一つの特徴は、
物理蒸着法(PVD)を使用してバリヤ層を蒸着する場合
にある。バリヤ層が蒸着された後、高周波アルゴンある
いは高周波アルゴン/水素を使用したボンバード処理に
よりビア開口の底部にあるバリヤ層および酸化銅層が除
去される。アルゴンあるいはアルゴン/水素のボンバー
ド処理によるスパッタリング効果は、ビア開口の側壁上
にあるバリヤ層の厚さを増加させる。
【0025】本発明の別の特徴は、アルゴン、あるいは
アルゴン/水素のボンバード処理によるスパッタリング
効果により、物理蒸着法によって形成されるバリヤ層の
ステップカバレージ特性が改善されることにある。
【0026】さらなる本発明の特徴は、アルゴンあるい
はアルゴン/水素のボンバード処理によって酸化銅層か
らスパッタリングされた銅原子が誘電体層上ではなくバ
リヤ層上に蒸着されることにある。これにより、銅原子
は誘電体層の内部に拡散することができない。
【0027】本発明のさらに別の特徴は、導体層がバリ
ヤ層を介してではなくビア開口の底部において銅層と直
接接触することにある。これにより、ビアプラグの抵抗
を下げることができる。
【0028】本発明を実施例に基づいて説明したが、本
発明はこれらの実施例によって限定されない。むしろ、
本発明の技術思想から逸脱しないかぎりにおいて種々の
変更および改良を加えることが可能であるだろう。した
がって、本発明の請求項はそのような変更および改良等
を含むように広く解釈されるべきである。
【図面の簡単な説明】
【図1】従来のデュアルダマシーンプロセスに基づいて
形成される銅内部結線の概略断面図である。
【図2】高周波アルゴンを使用して銅層上の酸化銅層を
除去する従来方法を示す概略断面図である。
【図3】(a)〜(g)は、本発明の実施例に基づく銅内部
結線の形成方法を説明するための概略断面図である。
【符号の説明】
300 基板 302 誘電体層 304 銅層 306 第1の金属層間誘電体層 308 マスク層 310 第1フォトレジスト層 312 ビア開口パターン 312a ビア開口 314 第2の金属層間誘電体層 316 第2フォトレジスト層 318a 溝開口 318b 溝開口 320 酸化銅層 322 バリヤ層 322a バリヤ層のコーナー領域 322b バリヤ層 324 ボンバード処理 326 導体層 326a 導体層 326b 導体層
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH11 HH12 HH21 HH32 HH33 JJ01 JJ11 JJ12 JJ21 JJ32 JJ33 KK11 MM02 MM12 MM13 NN01 NN05 NN07 PP14 PP19 QQ09 QQ14 QQ37 QQ48 RR04 RR06 TT02 XX02 XX09

Claims (15)

    【特許請求の範囲】
  1. 【請求項1】 以下のステップに特徴を有する銅内部結
    線の形成方法:銅層が埋め込まれた誘電体層を有する半
    導体基板を準備し;前記誘電体層上に第1の金属層間誘
    電体層を形成し;前記第1誘電体層上にパターニングさ
    れたマスク層を形成し;前記マスク層上に第2の金属層
    間誘電体層を形成し;前記第2誘電体層をパターンニン
    グして少なくとも溝を形成し;前記第1誘電体層をエッ
    チングして前記銅層を露出させるためのビア開口を形成
    する、ここに露出された銅は酸化して前記銅層上に酸化
    銅層を生成する;前記溝およびビア開口の表面に沿って
    バリヤ層を形成し;前記バリヤ層と前記銅層表面の酸化
    銅層を除去し;前記溝およびビア開口を満たすように導
    体層を形成する。
  2. 【請求項2】 前記マスク層の形成ステップは、窒化珪
    素の蒸着を含むことを特徴とする請求項1の形成方法。
  3. 【請求項3】 前記バリヤ層の形成ステップは、タンタ
    ル、窒化タンタル、窒化チタンから選択される少なくと
    も一種の蒸着を含むことを特徴とする請求項1の形成方
    法。
  4. 【請求項4】 前記バリヤ層の形成ステップは、物理蒸
    着法(PVD)の使用を含むことを特徴とする請求項1の
    形成方法。
  5. 【請求項5】 前記バリヤ層および前記銅層表面の酸化
    銅層の除去ステップは、高周波アルゴンの使用を含むこ
    とを特徴とする請求項1の形成方法。
  6. 【請求項6】 前記バリヤ層および前記銅層表面の酸化
    銅層の除去ステップは、高周波アルゴン/水素の使用を
    含むことを特徴とする請求項1の形成方法。
  7. 【請求項7】 前記導体層の形成ステップは、銅の蒸着
    を含むことを特徴とする請求項1の形成方法。
  8. 【請求項8】 以下のステップに特徴を有する銅内部結
    線の形成方法:銅層を有する誘電体層を準備し;前記誘
    電体層上に金属層間誘電体層を形成し;前記金属層間誘
    電体層を貫通する開口を形成して前記銅層を露出させ;
    前記開口および金属層間誘電体層の表面形状に沿ってバ
    リヤ層を形成し;前記バリヤ層上に垂直に原子ボンバー
    ド処理を施す。
  9. 【請求項9】 前記バリヤ層の形成ステップは、タンタ
    ル、窒化タンタル、窒化チタンから選択される少なくと
    も一種の蒸着を含むことを特徴とする請求項8の形成方
    法。
  10. 【請求項10】 前記バリヤ層の形成ステップは、物理
    蒸着法(PVD)の使用を含むことを特徴とする請求項8
    の形成方法。
  11. 【請求項11】 前記バリヤ層および前記銅層表面の酸
    化銅層の除去ステップは、高周波アルゴンの使用を含む
    ことを特徴とする請求項8の形成方法。
  12. 【請求項12】 前記ボンバード処理は、高周波アルゴ
    ン/水素の使用を含むことを特徴とする請求項8の形成
    方法。
  13. 【請求項13】 前記ボンバード処理は、前記開口を満
    たすように金属層間誘電体層上に導体層を蒸着した後、
    金属層間誘電体層上の導体層の一部を除去して前記開口
    内に導体プラグを形成するステップを含むことを特徴と
    する請求項8の形成方法。
  14. 【請求項14】 前記導体層の形成ステップは、銅の蒸
    着を含むことを特徴とする請求項13の形成方法。
  15. 【請求項15】 前記金属層間誘電体層上の導体層の除
    去ステップは、化学的機械的研磨の使用を含むことを特
    徴とする請求項13の形成方法。
JP11009615A 1999-01-18 1999-01-18 銅内部結線の形成方法 Pending JP2000216239A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11009615A JP2000216239A (ja) 1999-01-18 1999-01-18 銅内部結線の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11009615A JP2000216239A (ja) 1999-01-18 1999-01-18 銅内部結線の形成方法

Publications (1)

Publication Number Publication Date
JP2000216239A true JP2000216239A (ja) 2000-08-04

Family

ID=11725208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11009615A Pending JP2000216239A (ja) 1999-01-18 1999-01-18 銅内部結線の形成方法

Country Status (1)

Country Link
JP (1) JP2000216239A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
JP2006518927A (ja) * 2002-12-11 2006-08-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体相互接続構造上に金属層を堆積するための方法
JP2009010382A (ja) * 2007-06-26 2009-01-15 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
DE102021112100A1 (de) 2021-01-28 2022-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Metallisierungsschicht und herstellungsverfahren

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378200B1 (ko) * 2001-05-22 2003-03-29 삼성전자주식회사 반도체 소자의 콘택 플러그 형성방법
JP2006518927A (ja) * 2002-12-11 2006-08-17 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体相互接続構造上に金属層を堆積するための方法
JP4767541B2 (ja) * 2002-12-11 2011-09-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体相互接続構造上に金属層を堆積するための方法
JP2009010382A (ja) * 2007-06-26 2009-01-15 Dongbu Hitek Co Ltd 半導体素子及びその製造方法
DE102021112100A1 (de) 2021-01-28 2022-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Metallisierungsschicht und herstellungsverfahren
DE102021112100B4 (de) 2021-01-28 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Vorrichtung mit metallstruktur und herstellungsverfahren

Similar Documents

Publication Publication Date Title
US6265313B1 (en) Method of manufacturing copper interconnect
US5514622A (en) Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole
US6910907B2 (en) Contact for use in an integrated circuit and a method of manufacture therefor
US6509267B1 (en) Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
US7051934B2 (en) Methods of forming metal layers in integrated circuit devices using selective deposition on edges of recesses
US5929526A (en) Removal of metal cusp for improved contact fill
US6566258B1 (en) Bi-layer etch stop for inter-level via
US6025264A (en) Fabricating method of a barrier layer
US7241696B2 (en) Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer
JPH08204014A (ja) 半導体装置とその製造方法
JPS6110256A (ja) 集積回路の接点孔への相互接続線の自動位置決め方法
JPH08204005A (ja) 半導体装置及びその製造方法
JPH10189733A (ja) 多孔性誘電体の金属被覆法
JP2005340808A (ja) 半導体装置のバリア構造
US6555461B1 (en) Method of forming low resistance barrier on low k interconnect
JP4728153B2 (ja) 半導体装置の製造方法
US6146986A (en) Lithographic method for creating damascene metallization layers
US20010001742A1 (en) Method of fabricating a dual -damascene structure in an integrated cirtcuit with multilevel-interconnect strcture
US6096632A (en) Fabrication method of semiconductor device using CMP process
KR20010076659A (ko) 반도체 소자의 배선형성 방법
JP2000323571A (ja) 半導体装置の製造方法
US5950108A (en) Method of fabricating a conductive plug
US6080657A (en) Method of reducing AlCu hillocks
JP2000216239A (ja) 銅内部結線の形成方法
US6200890B1 (en) Method of fabricating copper damascene

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040824

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050308