KR100503287B1 - 금속 라인 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 공정 중 금속 라인 형성 시 EM 특성을 개선시키는 금속 라인 형성 방법에 관한 것이다. 즉, 본 발명은 반도체 소자 제조시 금속 라인 형성 공정에 있어서 금속의 측면이 TiN에 의해 보호되도록 하여 금속 라인에서 발생할 수 있는 EM/SM/금속 측면의 손상을 근본적으로 제거함으로서 금속 라인 특성이 변화되지 않도록 하는 이점이 있다.

Description

금속 라인 형성 방법{METHOD FOR FORMING METAL LINE IN SEMICONDUCTOR FABRICATION PROCESS}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 제조 공정 중 금속 라인 형성 시 EM 특성을 개선시키는 금속 라인 형성 방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점점 더 소형화가 요구되고 있으며, 반도체 소자의 크기가 작아 질수록 금속 라인의 수는 더 많아지고 있어 종래 금속라인 공정 방법으로는 금속 라인 형성에 곤란한 문제점이 있다.
도 1a 내지 도 1b는 종래 금속 라인 제조방법을 도시한 공정 수순도로, 이하 상기 도 1a 내지 도 1b를 참조하면, 먼저 도 1a에서와 같이 TiN/Al/TiN(102/104/108) 금속라인 구조, Ti/TiN/Al/TiN(100/102/104/108), Ti/TiN/Al/Ti/TiN(100/102/104/106/108) 등과 같은 금속라인 기본구조를 형성하게 되며, 이때 타이타늄(Ti) 또는 질화 타이타늄(TiN)은 경우에 따라 선택적으로 사용하게 된다. 이어 도 1b에서와 같이 제1 층간 절연막(IMD: InterMetal Dielectric Film)(110), SOG/USG/FSG막(112), 제2 IMD막(114)을 증착시키는 금속 라인 형성을 위한 후속 공정을 수행하게 된다.
그러나 상기한 바와 같은 종래 금속 라인 형성에 있어서는 금속의 측면이 금속 식각 후 후 공정에 그대로 노출이 되어 EM(ElectroMigration: 높은 전류 및 온도로 금속의 품질을 특성화하기 위하여 사용되는 시험)/SM(StressMigration: 금속 라인에 일정한 스트레스를 가한 후 품질을 측정하는 방법)의 특성이 나빠지는 원인이되며, 후속 클리닝(Cln) 공정 등에서 화학적 공격을 받아 금속 라인의 특성이 변화게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 제조 공정 중 금속 라인 형성 시 EM 특성을 개선시키는 금속 라인 형성 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 금속 라인 형성 방법에 있어서, (a)금속 식각 공정 후 미리 설정된 일정 두께의 질화 타이타늄막(TiN)을 증착시키는 단계와; (b)상기 질화 타이타늄막 상부에 미리 설정된 일정 두께의 옥사이드막(Oxide)을 증착시키는 단계와; (c)상기 질화 타이타늄막과 옥사이드막을 에치백(Etch back)하여 질화 타이타늄막이 금속 측면에 잔존하는 금속 라인 구조를 형성시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 금속 라인 제조 방법을 도시한 공정 수순도 이다. 이하 상기 도 2a 내지 도 2e를 본 발명의 금속 라인 제조 공정을 상세히 설명하기로 한다.
먼저 도 2a의 금속 라인 구조 형성 공정에서는 기존 공정과 동일하게 Ti 또는 TiN을 선택적으로 사용하여 TiN/Al/TiN(102/104/108) 금속라인 구조, 또는 Ti/TiN/Al/TiN(100/102/104/108), Ti/TiN/Al/Ti/TiN(100/102/104/106/108) 등과 같은 금속라인 기본구조를 형성하게 된다.
이어 도 2b에서와 같이 금속 라인 구조 형성 후 TiN막(200)을 700ű500Å 타겟(Target)으로 증착시키고, 도 2c에서와 같이 옥사이드막(Oxide)(202)을 일정 두께 700ű500Å타겟으로 증착시켜 가급적 얇게 형성시킨다.
그리고 도 2c에서와 같이 에치백(Etch back) 공정을 수행한 후, 도 2e에서와 같이 IMD/SOG/IMD/CMP 순서 또는 H에/IMD/CMP 공정 순으로 금속 라인 형성을 위한 후속 공정을 수행하여 금속 라인을 형성하게 된다.
따라서 상기한 발명의 금속 라인 형성 공정에서는 금속의 측면이 TiN에 의해 보호되어 EM/SM/금속측면의 손상을 근본적으로 제거하여 금속 라인의 특성이 변화되지 않도록 할 수 있게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 제조시 금속 라인 형성 공정에 있어서 금속의 측면이 TiN에 의해 보호되도록 하여 금속 라인에서 발생할 수 있는 EM/SM/금속 측면의 손상을 근본적으로 제거함으로서 금속 라인 특성이 변화되지 않도록 하는 이점이 있다.
도 1a 내지 도 1b는 종래 금속 라인 형성 방법을 도시한 공정 수순도,
도 2a 내지 도 2b는 본 발명의 실시 예에 따른 금속 라인 형성 방법을 도시한 공정 수순도.

Claims (8)

  1. 반도체 소자의 금속 라인 형성 방법에 있어서,
    (a)금속 식각 공정 후 미리 설정된 일정 두께의 질화 타이타늄막(TiN)을 증착시키는 단계와;
    (b)상기 질화 타이타늄막 상부에 미리 설정된 일정 두께의 옥사이드막(Oxide)을 증착시키는 단계와;
    (c)상기 질화 타이타늄막과 옥사이드막을 에치백(Etch back)하여 질화 타이타늄막이 금속 측면에 잔존하는 금속 라인 구조를 형성시키는 단계;를 포함하는 것을 특징으로 하는 금속 라인 형성 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 소자의 금속 라인 형성 방법에 있어서,
    (a')금속 식각 공정 후 미리 설정된 일정 두께의 알루미늄막(Al)을 증착시키는 단계와;
    (b')상기 질화 타이타늄막 상부에 미리 설정된 일정 두께의 옥사이드막(Oxide)을 증착시키는 단계와;
    (c')상기 질화 타이타늄막과 옥사이드막을 에치백하여 질화 타이타늄막 금속 측면에 잔존하는 금속 라인 구조를 형성시키는 단계;를 포함하는 것을 특징으로 하는 금속 라인 형성 방법.
  6. 삭제
  7. 삭제
  8. 삭제
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