KR100200928B1 - 반도체 메모리 장치의 전극배선방법 - Google Patents
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Abstract
본 발명은 강유전체 캐패시터와 트랜지스터를 연결하는 전극배선방법에 관한 것으로, 본 발명은 목적은 강유전체 캐패시터의 잔류분극 특성 열화의 발생을 방지할 수 있는 반도체 메모리 장치의 전극배선방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 기판내에 형성되는 활성영역을 정의하기 위한 소자분리막들과, 이 결과물 전면에 형성되는 제1층간절연막을 개재하여 형성되는 강유전체 캐패시터와, 이 결과물 전면에 형성되는 제2층간절연막을 구비하는 반도체 메모리 장치의 전극배선방법은 상기 활성영역상에 형성된 제1 및 제2층간절연막상에 소정폭으로 상기 반도체 기판의 표면이 드러날때까지 식각하는 과정과; 상기 결과물 전면에 제1금속과 베리어 금속화합물을 순차적으로 증착하는 과정과; 상기 강유전체 캐패시터상에 형성된 상기 제2층간절연막에 소정폭으로 상기 강유전체 캐패시터의 상부전극이 드러날때까지 식각하는 과정과; 상기 결과물 전면에 제2금속을 증착하는 과정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치의 전극배선방법에 관한 것으로, 특히 강유전체 캐패시터와 트랜지스터를 연결하는 전극배선방법에 관한 것이다.
통상적으로, 강유전체 캐패시터를 이용한 디바이스 제조공정에 있어서, 캐패시터를 형성후 후속공정을 진행함에 따라 극성(Polarlzation) 값이 감쇄되는 경향이 있는데, 그 원인중의 하나가 실혐 결과에 따르면 금속배선 형성시 오믹 레이어(Ohmic Layer)로 사용되는 티타늄 Ti의 영향이 큰 것으로 나타났다.
현재 일반적으로 사용되는 강유전체 캐패시터를 이용한 디바이스 제조 공정의 콘택 호울의 형성은 도 1a에서 보는 바와 같이 실리콘 기판인 반도체 기판(101)의 표면과 캐패시터의 상부전극(106)을 동시에 오픈(Open)하고 금속 배선형성은 도 1b에서 보는 바와 같이 오믹 레이어(107)를 Ti, 베리어 금속화합물층(108)으로 TiN, 배선층(109)의 재료로 알루미늄 Al을 사용하는데 이 경우에는 Pt로 이루어진 강유전체 캐패시터의 상부전극(106)에 Ti가 증착되어서 패시베이션(Passivation)등 후속 공정 진행시에 Ti이 Pt를 통해 확산되어 PZT구조에 결함을 일으켜서 잔류 분극 특성이 열화되는 문제점이 있다. 특히 메탈에 피형 콘택 저항 개선을 위하여 메탈 증착후 어닐링(Annealing) 공정이 필요한데 이처럼 어닐링 공정을 추가하는 경우는 메탈 피형 콘택 저항의 개선은 가능하나 메탈에 의한 Pt 콘택 저항이 증가하고 잔류분극특성은 완전히 열화되어 디바이스 동작이 불가능하게 한다.
따라서, 이러한 문제의 해결을 위하여 메탈 P+ 콘택 저항이 우수하면서 PZT잔류분극 특성열화를 일으키지 않게 하기 위하여 Si 기판 콘택과 캐패시터 전극에 형성되는 콘택을 분리형성하는 방법, 다시 말해서 실리콘 기판 콘택을 먼저 형성하여 Ti가 증착된 상태에서 열처리를 받고, 캐패시터 전극 쪽에는 그 후에 콘택을 형성하여 Ti이 없는 상태에서 열처리를 받는 방법, 따라서, 실리콘 기판 콘택의 저항은 낮출 수 있고 캐패시터의 잔류 분극 특성 열화는 일어나지 않는 방법을 개발하였다.
본 발명의 목적은 강유전체 캐패시터의 잔류분극 특성 열화의 발생을 방지할 수 있는 반도체 메모리 장치의 전극배선방법을 제공함에 있다.
본 발명의 다른 목적은 디바이스의 특성을 개선할 수 있는 반도체 메모리 장치의 전극배선방법을 제공함에 있다.
도 1a와 도 1b는 종래기술의 실시예에 따라 강유전체 캐패시터와 트랜지스터를 연결하는 전극배선을 나타낸 단면도들.
도 2a 내지 도 2e는 본 발명의 일실시예에 따라 강유전체 캐패시터와 트랜지스터를 연결하는 전극배선의 공정흐름을 나타낸 단면도들.
도 3은 본 발명의 다른 실시예에 따라 강유전체 캐패시터와 트랜지스터를 연결하는 전극배선의 공정흐름을 나타낸 단면도들.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따라 강유전체 캐패시터와 트랜지스터를 연결하는 금속배선을 형성하는 공정흐름을 보여주는 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)상에 활성영역을 정의하기 위한 소자분리막들(202)과, 이 결과물 전면에 형성되는 제1층간절연막(203A)을 개재하여 형성되는 강유전체 캐패시터(하부전극(204)와 상부전극(206)사이에 유전층(205)를 개재하여 형성되는 캐패시터)와, 이 결과물 전면에 형성되는 제2층간절연막(203B)이 도시되어 있다.
도 2b를 참조하면, 상기 활성영역상에 형성된 제1 및 제2층간절연막(203A, 203B)상에 소정폭으로 상기 반도체 기판(201)의 표면이 드러날때까지 식각하고, 이어 이 결과물 전면에 제1금속인 Ti, Ta등을 증착하여 오믹층(207)을 형성한다
도 2c를 참조하면, 도 2b의 결과물 전면에 베리어 금속화합물 예컨데 TiN, TaN, TiSiN, TaSiN, WN등을 증착하여 베리어 금속화합물층(208)을 형성한다.
도 2d를 참조하면, 상기 강유전체 캐패시터상에 형성된 상기 제2층간절연막(203B)에 소정폭으로 상기 강유전체 캐패시터의 상부전극(206)이 드러날때까지 식각한다.
도 2e를 참조하면, 도 2d의 결과물 전면에 제2금속인 Al, Pt등을 증착하여 금속층(209)를 형성한다. 여기서, 어닐링은 상기 오믹층(207)을 증착한후 할 수도 있고, 아니면 베리어 금속화합물층(208)을 증착한후 진행할 수도 있다. 또한 본 발명의 다른 실시예를 보여주는 도 3에서 처럼, 오믹층(207)을 증착한후 어닐링한 후에 황산 스트립하여 Si과의 계면에 형성된 TiSix만을 남기고 다른 부위의 Ti을 제거한 후에 전술한 도 2C이후 공정을 순차적으로 진행할 수도 있다. 그리고 상기 활성영역에는 트랜지스터의 소오스 혹은 드레인이 형성되어 연결되는 영역으로서 본 분야의 통상의 지식을 가진자들은 특정 상세 없이도 이해할 수 있는 부분이므로 도시하지 않았다.
전술한 본 발명의 공정흐름에서 알 수 있듯이 강유전체 캐패시터의 상부전극(206)상에 Ti층을 형성하지 않은 상태에서 어닐링 공정을 진행하기 때문에 종래기술에서 문제시되었던 메탈에 대한 피형 콘택저항을 개선할 수 있으면서도 잔류분극이 열화되지 않게 된다. 이때 공정완성후 후속 패시베이션(Passivation), 패키지(Package)공정 진행중에 메탈과 강유전체 캐패시터의 상부전극이 서로 반응하여 잔류분극 특성 열화를 가져오는 것을 방지하기 위하여 또 다른 실시예를 나타내는 도 4에서 처럼 캐패시터 상부전극(206)에는 베리어 금속화합물층(208)을 증착되게 할 수도 있다. 즉 도 2b에서와 같은 결과물에서, 상기 상부전극(206)상에 소정폭으로 상기 강유전체 캐패시터의 상부전극(206)이 드러날때까지 식각한후 나머지 공정 즉 베리어 금속화합물층(208)과 금속층(209)을 순차적으로 증착한다.
전술한 바와 같이, 본 발명은 강유전체 캐패시터와 트랜지스터를 연결하게 되면서 발생될 수 있는 잔류분극을 방지할 수 있는 이점을 가진다. 또한, 본 발명은 메탈과 피형 콘택간의 저항특성을 개선시킬 수 있는 이점을 가진다.
Claims (19)
- 반도체 기판내에 형성되는 활성영역을 정의하기 위한 소자분리막들과, 이 결과물 전면에 형성되는 제1층간절연막을 개재하여 형성되는 강유전체 캐패시터와, 이 결과물 전면에 형성되는 제2층간절연막을 구비하는 반도체 메모리 장치의 전극배선방법에 있어서, 상기 활성영역상에 형성된 제1 및 제2층간절연막상에 소정폭으로 상기 반도체 기판의 표면이 드러날때까지 식각하는 과정과, 상기 결과물 전면에 제1금속과 베리어 금속화합물을 순차적으로 증착하는 과정과, 상기 강유전체 캐패시터상에 형성된 상기 제2층간절연막에 소정폭으로 상기 강유전체 캐패시터의 상부전극이 드러날때까지 식각하는 과정과, 상기 결과물 전면에 제2금속을 증착하는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제1항에 있어서, 상기 제1금속을 증착한후 어닐링하는 과정을 더 포함함을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제1항에 있어서, 상기 베리어 금속화합물을 증착한후 어닐링하는 과정을 더 포함함을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제1항에 있어서, 상기 제1금속은 Ti 혹은 Ta임을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제4항에 있어서, 상기 베리어 금속화합물은 TiN, TaN, TiSiN, WN중의 하나임을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제5항에 있어서, 상기 제2금속은 Al, 혹은 Pt임을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제1항에 있어서, 상기 강유전체 캐패시터의 상부전극은 Pt 혹은 Ir임을 특징
- 반도체 기판내에 형성되는 활성영역을 정의하기 위한 소자분리막들과, 이 결과물 전면에 형성되는 제1층간절연막을 개재하여 형성되는 강유전체 캐패시터와, 이 결과물 전면에 형성되는 제2층간절연막을 구비하는 반도체 메모리 장치의 전극배선방법에 있어서, 상기 활성영역상에 형성된 제1 및 제2층간절연막상에 소정폭으로 상기 반도체 기판이 드러날때까지 식각하는 과정과, 상기 결과물 전면에 제1금속과 증착한후 어닐링하는 과정과, 상기 반도체 기판의 표면과 증착된 상기 제1금속만을 남기고 나머지 다른 부위에 증착된 상기 제1금속을 제거하는 과정과, 상기 결과물 전면에 베리어 금속화합물을 증착하는 과정과, 상기 강유전체 캐패시터상에 형성된 상기 제2층간절연막에 소정폭으로 상기 강유전체 캐패시터의 상부전극이 드러날때까지 식각하는 과정과, 상기 결과물 전면에 제2금속을 증착하는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
- 제8항에 있어서, 상기 제1금속은 Ti 혹은 Ta임을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
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- 제13항에 있어서, 상기 제1금속을 증착한후 어닐링하는 과정을 더 포함함을 특징으로 하는 반도체 메모리 장치의 전극배선방법.
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