KR100253593B1 - 반도체소자의 캐패시터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000003990 capacitor Substances 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
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- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하고, 상기 확산 방지막 상부에 STWO (SrTi1-XWXO3) 로 상부 및 하부전극을 형성하며 상기 상, 하부전극 계면에 고유전율을 갖는 유전체막을 형성하여 캐패시터를 형성함으로써 소자의 특성 열화를 방지하고 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 비휘발성 램( Ferro-electric RAM, 이하에서 FeRAM 이라 함 )이나 디램( DRAM ) 과 같은 메모리 소자의 정전용량을 증가시킬 수 있도록 캐패시터를 형성하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, (Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다. 그러나, 제조공정이 복잡하고 단차를 증가시켜 반도체소자의 고집적화를 어렵게 하였다.
그리하여, 유전상수 Er 이 높은 고유전성을 탄탈륨산화막 ( Ta2O5), BST ( Ba,Sr)TiO3) 막, PZT ( PbZrTiO3) 막, SBT ( SrBi2Ta2O9) 막 또는 PLZT ( PbLaZrTiO3) 막으로 유전체막 로 하고, 상부 및 하부전극으로 백금(Pt)을 사용하였다.
그러나, 상기 탄탈륨산화막, BST, PZT, SBT 또는 PLZT 는, 모두 산화물로서 고온 열공정, 즉 어닐링 ( annealing ) 과 같은 공정시 산소확산에 의한 조성 변화가 유발된다. 이로인하여, 상기 백금 표면에 힐록 ( hillock ) 및 핀홀 ( pin hole ) 과 같은 결함이 발생되어 전극의 전기적 특성 열화 및 재현성 저하와 같은 문제점이 유발된다.
본 발명은 상기한 바와같이 종래기술에 따른 문저점을 해결하기 위하여, STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 를 포함하여 캐패시터의 상부 및 하부전극을 형성함으로써 예정된 만큼의 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
제1도는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 개략도.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하는 공정과, 상기 확산방지막 상부에 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 로 하부전극을 형성하는 공정과, 상기 하부전극 상부에 고유전율을 갖는 유전체막을 형성하는 공정과, 상기 유전체막 상부에 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 로 상부전극을 형성하여 캐패시터를 형성하는 공정 을포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 모듈을 도시한 단면도이다.
먼저, 반도체기판(도시안됨) 상부에 하부절연층(도시안됨)을 형성한다. 이때, 상기 하부절연층을 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성되고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 평탄화된 것이다.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 콘택홀(도시안됨)을 형성한다.
그리고, 상기 콘택홀을 매립하는 콘택플러그(도시안됨)를 형성한다. 이때, 상기 콘택플러그는 화학기상증착방법으로 일정두께의 다결정실리콘을 증착하고 이를 전면 건식 이방성식각하여 형성한다..
그 다음에, 상기 콘택플러그에 접속되는 확산방지막(도시안됨)을 형성하되, 200 ~ 500 Å 정도의 두께로 티타늄질화막을 형성하거나, 100 ~ 300 Å 정도의 두께로 티타늄막을 형성한다.
그리고, 상기 확산방지막 상부에 하부전극/유전체막/상부전극의 적층구조를 형성함으로써 캐패시터를 형성한다.
여기서, 상기 적층구조는 STWO/유전체막/STWO, STWO/중간층/유전체막/STWO, STWO/유전체막/중간층/STWO 또는 STWO/중간층/유전체막/중간층/9STWO 과 같은 구조로 형성한다.
이때, 상기 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 는, PECVD 방법으로 1000 ~ 2000 Å 정도의 두께로 형성하고, 400 ~ 600 ℃ 정도의 온도에서 10 ~ 30 초 동안 급속열처리 ( RTP ) 한 것이다. 상기 중간층은 STO ( SrTiO3) 나 PTO (PbTiO3) 를 PECVD 방법으로 형성한다. 상기 유전체막은 탄탈륨 산화막, BST, PZT, SBT 또는 PLZT 과 같은 고유전율을 갖는 절연물질로 형성한다.
그리고, 상기 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 는, 10-1~ 101 
-cm 정도의 전도도를 가지고 있어 다결정실리콘막이나 백금에 비하여 손색 없으며, 열공정시 유전체막으로부터의 산소확산이동을 막을 수 있다. 또한, 상기 유전체막으로 사용되는 물질들과 같은 구조를 가짐으로서, 계면에서 발생될 수 있는 문제점을 해결할 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 고온 열처리공정시 유발되는 캐패시터의 정전용량 감소를 억제하기 위하여 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 을 이용하여 상부 및 하부전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하여 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과가 있다.
Claims (8)
- 콘택플러그가 형성된 반도체기판 상부에 확산방지막을 형성하는 공정과,상기 확산방지막 상부에 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 로 하부전극을 형성하는 공정과, 상기 하부전극 상부에 고유전율을 갖는 유전체막을 형성하는 공정과, 상기 유전체막 상부에 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 로 상부전극을 형성하여 캐패시터를 형성하는 공정을 포함하는 반도체소자인 캐패시터 형성방법.
- 청구항 1에 있어서, 상기 확산방지막은 100 ~ 300 Å 정도의 두께로 티타늄막이나 200 ~ 500 Å 정도의 두께로 티타늄질화막을 형성하는 공정을 포함하는 반도체소자인 캐패시터 형성방법.
- 청구항 1에 있어서, 상기 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 는, PECVD 방법으로 1000 ~ 2000 Å 정도의 두께로 형성하는 것을 특징으로하는 반도체소자인 캐패시터 형성방법.
- 청구항 1 또는 청구항 3에 있어서, 상기 STWO ( SrTi1-XWXO3)( 단, X : 0.0015 ~ 0.006 ) 는, 400 ~ 600 ℃ 정도의 온도에서 10 ~ 30 초 동안 급속열처리하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 청구항 1에 있어서, 상기 캐피시터는 상, 하부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 청구항 1에 있어서, 상기 캐피시터는 하부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 청구항 1에 있어서, 상기 캐피시터는 상전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 청구항 5 내지 청구항 7 에 있어서, 상기 중간층은 STO 나 PTO 를 PECVD 방법으로 형성하는 상기 캐피시터는 상, 하부전극과 유전체막 사이에 중간층을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028701A KR100253593B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028701A KR100253593B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체소자의 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990004574A KR19990004574A (ko) | 1999-01-15 |
| KR100253593B1 true KR100253593B1 (ko) | 2000-04-15 |
Family
ID=19512062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028701A KR100253593B1 (ko) | 1997-06-28 | 1997-06-28 | 반도체소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100253593B1 (ko) |
-
1997
- 1997-06-28 KR KR1019970028701A patent/KR100253593B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990004574A (ko) | 1999-01-15 |
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