KR19990069370A - 반도체 소자의 배선형성방법 - Google Patents
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Abstract
본 발명은, 반도체 소자의 배선형성방법에 관한 것으로, 반도체 기판(1)위에 절연층(3)을 형성하고, 상기 절연층(3)위에 제1배선(4c)을 형성하고, 상기 반도체 기판(1)의 표면에 불순물층(7)을 형성하고, 상기 제1배선(4c) 및 상기 불순물층(7)위에 실리사이드층(21a)을 형성하고, 반도체 기판(1)상의 전체구조위에 층간절연막(8)을 형성한 다음, 상기 제1배선(4c) 및 상기 불순물층(7) 위에 각각의 접촉공(50, 51)을 형성하고, 상기 접촉공(50, 51)내벽면 및 저면에 배리어층(9)을 형성하고, 상기 접촉공(50, 51)을 금속층으로 충전하고, 상기 금속층(50, 51)위에 제2배선(11a)을 형성하는 공정을 포함하는 반도체 소자의 배선형성방법을 제공한다.
Description
본 발명은, 반도체 소자의 제조방법에 관한 것으로 특히 배선의 형성방법에 관한 것이다.
금속산화물반도체(MOS LSI ; Metal Oxide Semiconductor)의 고집적화에 동반하여 다층배선구조가 일반화되었다. 이러한 다층배선구조에서는 상층 배선과 하층배선의 접촉부(contact)에서의 저항증가가 문제가 된다. 그 대책으로서 다결정 실리콘위에 실리사이드(금속과 실리콘의 화합물)를 형성하는 2층 구조의 배선 즉 폴리사이드 구조가 제안되어, 64K ~ 256K DRAM 시대부터 배선으로 이용되고 있다. 상기 폴리사이드 배선은 전기적으로는 다결정 실리콘 보다도 1자리수 이상 저항이 낮고 MOS 디바이스 특성에 대한 영향이 적다는 잇점이 있다. 또한 제조 공정면에서는 종래부터 이용되어 오던 다결정 실리콘 게이트 프로세스와의 정합성을 확보할 수 있고, 소스/드레인 접합 형성시의 고온열처리 공정에 대해 내성이 있으며, 또 하층의 다결정 실리콘은 외부로부터의 Na 오염을 방지한다는 잇점이 있다.
종래의 배선형성방법에 대해 설명하면 다음과 같다.
도1a에서와 같이 반도체 기판(1)에 소자들간을 격리하기 위한 격리영역(2)을 형성한다. 이어서, 반도체 기판의 상면에 절연층(3)과 제1도전막(4)과 보호막(5)을 차례로 증착한다. 이때 상기 제1 도전막(4)은 하부에 폴리실리콘층(4a)을 증착하고 상부에 텅스텐실리사이드층(4b)을 증착하여 이중층으로 형성한다. 즉 제1 도전막(4)의 윗부분에 실리사이드층(4b)을 형성함으로써 배선저항을 줄이고, 이후에 형성될 제2 배선 또는 상층 배선과의 접촉저항도 줄일 수 있다.
도1b와 같이 상기 보호막(5), 제1 도전막(4) 및 절연층(3)을 패터닝하여 제1 배선(4c) 및 제1 배선(4c)을 보호하고 있는 보호막패턴(5a)을 형성한다. 이어서 상기 반도체 기판 상면의 전체 구조위에 절연층(미도시)을 형성한 다음, 에치백하여 상기 제1배선(4c) 및 보호막 패턴(5a)의 측면에 사이드월 스페이서(6)을 형성한다. 계속하여 상기 보호막패턴(5a)과 사이드월 스페이서(6)를 마스크로하여 반도체 기판(1)의 표면에 불순물을 주입하여 상기 반도체 기판(1)에 확산층 또는 불순물층(7)을 형성한다.
도1c와 같이 상기 도1b의 전체 구조위에 층간절연막(8)으로서 BPSG층을 형성한 다음, 상기 제1 배선(4c) 과 상기 불순물층(7)을 공통배선으로 연결하기 위한 접촉공(contact hole)(50, 51)을 상기 제1 배선(4c)과 불순물층(7)위에 각각 형성한다. 상기 접촉공(50, 51)의 형성방법은, CF4 가스를 소스 가스로 이용하고, 상기 반도체 기판(1)의 표면에 형성된 불순물층(7)이 노출될 수 있을 만큼의 시간을 정하여 에칭을 실시함으로써 상기 접촉공(50, 51)을 동시에 형성한다. 이경우, 상기 제1 배선(4c)의 상면에 형성된 BPSG층(8)은 불순물층(7)의 상면에 형성된 BPSG층(8)에 비하여 두께가 얇기 때문에, 상기 불순물충(7)이 노출될 때까지 에칭을 계속하면 상기 제1배선(4c)상면의 BPSG층(8)이 식각된 후에도 식각이 계속되는 오버에치가 발생하여 상기 제1배선(4c)의 상부를 구성하는 텅스텐 실리사이드층(4a)까지 식각이 된다. 따라서 상기 제1배선(4c)상면의 접촉공(50) 저면에는 실리사이드층(4b)이 제거되고 하부의 폴리실리콘층(4a)이 노출된다.
다음으로, 도1c의 전체구조위에 배리어 역할을 하는 배리어층 또는 밀착층(9)으로서 티타늄(Ti) 또는 질화티타늄(TiN)막을 증착하고, 상기 질화티타늄(TiN)막위에 텅스텐을 증착한 다음 에치백하여 도1d와 같이 콘택홀(50, 51)내에만 텅스텐(10)이 남도록 한다. 이어서 도1e와 같이, 반도체 기판(1)상의 전체 구조위에 제2 도전막(11)을 형성한 후 패터닝하여 제2 배선 또는 상층배선(11a)을 형성한다. 다음으로, 상기 반도체 기판(1)을 어닐링하여 반도체 소자의 배선공정을 완료한다.
종래와 같은 반도체 소자 배선공정에 의하면, 상기 콘택홀(50, 51) 형성시 제1 배선(4c)의 상부에 형성되어 있는 텅스텐 실리사이드층(4b)이 제거되어 상기 콘택홀을 채우고 있는 텅스텐(10)이 폴리실리콘층(4a)과 직접 접촉하게 된다. 따라서, 폴리실리콘과 금속층간의 접촉저항은 실리사이드층과 금속층의 접촉저항에 비해 저항이 높기 때문에 반도체 소자의 구동능력 및 소자의 특성이 저하되는 문제점이 있다.
따라서, 본발명의 목적은 하층배선 또는 제1배선의 오버에치로 인하여 발생하는 접촉저항의 증가를 방지하기 위한 반도체 소자의 배선형성방법을 제공하는데 있다.
본발명의 목적을 달성하기 위해, 반도체 기판 상면에 폴리실리콘과 실리사이드의 2중층으로 된 제1 배선을 형성하는 단계와; 반도체 기판의 표면에 불순물층을 형성하는 단계와; 상기 제1배선의 상면과 상기 불순물층의 상면에 실리사이드층을 형성하는 단계와; 상기 반도체 기판상의 전체 구조위에 층간절연막을 형성하는 단계와; 상기 제1 배선과 상기 불순물층위에 각각 접촉공을 형성하는 공정과; 상기 접촉공의 내벽면 및 저면에 배리어층을 형성하는 공정과; 상기 접촉공내에 금속층을 충전하는 공정과; 상기 금속층위에 제2 배선을 형성하는 공정을 순차실시하는 반도체 소자의 배선형성방법을 제공한다. 단, 상기 제1배선의 형성공정과, 불순물층을 형성하는 공정은 그 순서가 바뀌어도 상관없다.
도1a내지 도1e는 종래 반도체 소자의 배선형성공정의 여러단계에서의 반도체 소자의 종단면도이다.
도2a 내지 도2h는 본발명의 반도체 소자의 배선형성 공정의 여러단계에서의 반도체 소자의 종단면도이다.
***** 도면의 주요부분에 대한 부호설명*****
1 : 반도체 기판 2 : 소자격리영역
3 : 절연층 4 : 제1 도전막
4a : 폴리실리콘층 4b : 실리사이드층, 텅스텐실리사이드층
4c : 제1 배선 5 : 보호막
6 : 사이드월 스페이서 7 : 불순물층
8 : 층간절연막 9 : 배리어층
10 : 금속층 11 : 제2도전막
11a: 제2 배선 21 : 배리어 금속층, 티타늄막
21a:티타늄실리사이드막
이하 첨부된 도면을 참조하여 본발명의 실시예에 대해 상세히 설명한다. 도면의 각요소에 붙여진 번호는 종래와 동일한 구조에는 동일한 번호를 붙여 설명한다.
도2a에서와 같이 반도체 기판(1)에 소자들간을 격리하기 위해 일반적으로 잘알려져 있는 LOCOS공정으로 소자 격리영역(2)을 형성한다. 이어서, 반도체 기판의 상면에 절연층(3)과 제1 도전막(4)을 차례로 적층한다. 이때 상기 제1 도전막(4)은 하부에 폴리실리콘층(4a)을 증착하고, 그 상부에 텅스텐 실리사이드층(4b)를 증착하여 이중층으로 형성하였다. 즉 제1 도전막 상부층에 실리사이드층을 형성함으로써, Na와 같은 오염에 대해 내성을 갖는 폴리실리콘의 장점과 낮은 배선저항을 갖는 실리사이드의 장점을 모두 갖도록 한 것이다.
도2b 같이 상기 제1 도전막(4) 및 절연층(3)을 패터닝하여 제1 배선(4c) 또는 하층 배선(4c)을 형성한다. 이어서 상기 반도체 기판 상면의 전체 구조위에 절연층(미도시)을 형성한 다음, 에치백하여 상기 제1배선 또는 하층배선(4c)의 측면에 사이드월 스페이서(6)을 형성한다. 다음으로, 상기 하층배선(4c)과 사이드월 스페이서(6)를 마스크로하여 반도체 기판(1) 표면에 불순물을 주입하여 확산층 또는 불순물층(7)을 형성한다. 이때, 상기 반도체 기판(1)의 표면에 불순물을 주입하여 불순물층(7)을 미리 형성하고, 상기 제1배선을 형성할 수도 있다. 이어서, 상기 도2b의 전체 구조위에 도2c와 같이, 400~600Å의 두께로 배리어 금속층으로서 티타늄막(21)을 증착한다. 다음으로 이어서 상기 반도체 기판(1)을 약 650℃~750℃에서, 바람직하게는 약 715℃에서 약 15~20초 동안 급속열처리 공정(Rapid Thermal Process Annealing; RTPA)을 실시하면 도2d와 같이, 상기 제1배선(4c)의 상층부를 구성하는 텅스텐실리사이드층(4b)위와 상기 불순물층(7)위에서 상기 배리어 금속층(21)의 금속 즉 티타늄과 실리콘이 반응하여 금속리사이드층(21a) 즉 티타늄실리사이드층(TiSix)(21a)가 형성된다.
다음으로 상기 티타늄막(21)에 대해 선택적인 에칭을 실시한다. 상기 에칭방법은 NH4OH, H2O2 등을 이용한 습식에칭 방법이다. 상기 에칭에 의해 티타늄실시사이드층(21a)은 제거되지 않고 실리사이드화하지 않고 남아 있던 티타늄막(21)이 제거되어 도2e와 같은 구조가 된다. 즉 제1 배선(4c)과 불순물층(7)상부에만 티타늄실리사이드(21a)가 남는다. 이어서 도2e의 전체구조위에 층간절연막(8)으로서 BPSG층을 형성한 다음, 도2f와 같이 상기 제1 배선(4c) 및 상기 불순물층(7)위에 도2f와 같이, 접촉공(contact hole)(50, 51)을 각각 형성한다. 상기 접촉공(50, 51)의 형성방법은, CF4 가스를 소스 가스로 이용한 플라즈마 식각공정을 이용하고, 상기 불순물층(7) 상면의 실리사이드층(21a)이 노출될 수 있을 만큼의 시간동안 식각을 진행한다. 이때, 상기 접촉공(50),(51)은 동시에 형성한다. 이 경우, 상기 제1 배선(4c)의 상면에 형성된 BPSG층(8)이 에칭에 의해 제거된 후 오버에치가 발생하여도, 적어도 상기 제1배선(4c)의 상부층인 텅스텐실리사이드층(4b)는 남아있게 된다. 따라서, 상기 접촉공(50)내에 금속층의 증착시 폴리실리콘층(4a)와 직접 접촉하지 않으므로 접촉저항이 증가하지 않고 유지된다.
이어서 상기 도2f의 전체구조위에 배리어층 또는 밀착층으로서 티타늄막 또는 질화티타늄막(9)을 스퍼터링법을 이용하여 600~800Å두께로 형성한다. 다음으로 상기 티타늄막(9)위에 텅스텐을 증착하고, 에치백하여 상기 접촉공(50, 51)내에만 텅스텐(10)을 충전하여 도2g와 같은 구조를 만든다. 이어서 상기 반도체 기판(1)을 N2분위기, 800~900℃에서 15~20초간 RTP 어닐링을 한다. 이어서 도2g의 전체구조위에 제2도전막(11)을 형성한 다음 패터닝하여 제2 배선(11a) 또는 상층배선(11a)을 형성함으로써, 본발명의 반도체 소자의 배선공정을 완료한다.
이상에서 설명한 바와 같이 본발명의 반도체 소자 배선형성방법은, 다층배선구조를 갖는 반도체 소자에 있어서, 상층배선과 하층배선의 접촉시 접촉저항의 증가를 방지하여 반도체 소자의 구동능력 및 소자 특성이 열화되지 않도록 하는 효과가 있다.
Claims (5)
- 반도체 기판을 준비하는 단계와; 상기 반도체 기판상부에 제1배선을 형성하는 단계와; 상기 반도체 기판 표면의 소정부위에 불순물층을 형성하는 단계와; 상기 반도체 기판상의 전체구조위에 배리어 금속층을 형성하는 단계와; 상기 반도체 기판을 어닐링하여 상기 불순물층 상면과 제1배선상면을 실리사이드화하여 실리사이드층을 형성하는 단계와; 상기 제1배선 및 불순물층의 상면 이외의 배리어 금속층을 제거하는 단계와; 상기 반도체 기판상의 전체구조위에 층간절연막을 형성하는 단계와; 상기 제1배선 및 상기 불순물층위에 각각의 접촉공을 형성하는 단계와; 상기 접촉공내벽면 및 저면에 배리어층을 형성하는 단계와; 상기 접촉공내를 금속층으로 충진하는 단계와; 상기 금속층상면에 제2배선을 형성하는 단계를 순차실시하는 반도체 소자의 배선형성방법.
- 제1항에 있어서, 배리어 금속층은 티타늄 또는 질화티타늄막으로 형성되는 것을 특징으로 하는 반도체 소자의 배선형성방법.
- 제1항에 있어서, 제1배선위와 불순물층위에 접촉공을 형성하는 방법은, 상기 불순물층위의 층간절연막이 완전히 식각되어 상기 불순물층위의 실리사이드층이 노출될때까지의 시간동한 에칭을 하는 것을 특징으로 하는 반도체 소자의 배선형성방법.
- 제1항에 있어서 RTP어닐링시의 온도는 약 650~750℃인 것을 특징으로 하는 반도체 소자의 배선형성방법.
- 제1항에 있어서, 배리어 금속층의 제거방법은 NH4OH, H2O2중의 어느 하나를 이용하는 습식 에칭법인 것을 특징으로 하는 반도체 소자의 배선형성방법.
Priority Applications (2)
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|---|---|---|---|
| KR1019980003574A KR19990069370A (ko) | 1998-02-07 | 1998-02-07 | 반도체 소자의 배선형성방법 |
| JP10230408A JPH11238800A (ja) | 1998-02-07 | 1998-08-17 | 多層配線を有する素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980003574A KR19990069370A (ko) | 1998-02-07 | 1998-02-07 | 반도체 소자의 배선형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990069370A true KR19990069370A (ko) | 1999-09-06 |
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ID=19532683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980003574A KR19990069370A (ko) | 1998-02-07 | 1998-02-07 | 반도체 소자의 배선형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11238800A (ko) |
| KR (1) | KR19990069370A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341583B1 (ko) * | 1999-12-22 | 2002-06-22 | 박종섭 | 콘택 저항 감소를 위한 반도체소자 제조방법 |
| KR100428623B1 (ko) * | 2001-11-02 | 2004-04-28 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100863130B1 (ko) * | 2002-07-19 | 2008-10-15 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
-
1998
- 1998-02-07 KR KR1019980003574A patent/KR19990069370A/ko not_active Application Discontinuation
- 1998-08-17 JP JP10230408A patent/JPH11238800A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341583B1 (ko) * | 1999-12-22 | 2002-06-22 | 박종섭 | 콘택 저항 감소를 위한 반도체소자 제조방법 |
| KR100428623B1 (ko) * | 2001-11-02 | 2004-04-28 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100863130B1 (ko) * | 2002-07-19 | 2008-10-15 | 매그나칩 반도체 유한회사 | 반도체소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11238800A (ja) | 1999-08-31 |
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