KR100212689B1 - 접촉 플러그 형성방법 - Google Patents

접촉 플러그 형성방법 Download PDF

Info

Publication number
KR100212689B1
KR100212689B1 KR1019910020252A KR910020252A KR100212689B1 KR 100212689 B1 KR100212689 B1 KR 100212689B1 KR 1019910020252 A KR1019910020252 A KR 1019910020252A KR 910020252 A KR910020252 A KR 910020252A KR 100212689 B1 KR100212689 B1 KR 100212689B1
Authority
KR
South Korea
Prior art keywords
layer
contact hole
contact
lowermost
substrate
Prior art date
Application number
KR1019910020252A
Other languages
English (en)
Other versions
KR920010841A (ko
Inventor
이께다 유지로
기노시따 다까오
Original Assignee
쓰지 하루오
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쓰지 하루오, 샤프 가부시키가이샤 filed Critical 쓰지 하루오
Publication of KR920010841A publication Critical patent/KR920010841A/ko
Application granted granted Critical
Publication of KR100212689B1 publication Critical patent/KR100212689B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

베이스 소스가 형성된 반도체기판상에 최하층, 상기 최하층을 용해할 수 있는 식각제에 덜 민감한 중간층 및 최상층으로 이루어지는 층간 절연층을 형성하는 단계; 상기 기판을 열처리하여 최상층의 표면을 평탄화하는 단계; 상기 층간 절연층의 의도된 접촉영역을 건식식각하여 접촉홀을 형성하는 단계; 상기 층간 절연체의 최하층을 용해할 수 있는 식각제로 상기 접촉홀을 습식식각하여 상기 접촉홀내의 최하층과 중간층의 에지 사이에 단차부분을 형성하는 단계; 및 상기 접촉홀내에 금속을 증착하여 접촉 플러그를 형성하는 단계를 포함하는 접촉 플러그 형성방법에 의해 기판으로부터 접촉 플러그가 벗겨지는 것이 방지된다.

Description

접촉 플러그 형성방법
제1도는 본 발명에 따라 형성된 접촉 플러그를 개략적으로 나타낸 설명도.
제2도는 종래의 접촉 플러그를 개략적으로 나타낸 설명도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 규산염 유리층
3 : Si3N4층 4 : 붕소인 규산염 유리층
5 : 접촉 플러그
본 발명은 접촉 플러그를 형성하는 방법에 관한 것이다.
특히, 본 발명은 MOS 또는 바이폴라소자(DRAM, SRAM, E2PROM 또는 마스크 ROM), CCD 등과 같은 VLSI(대규모의 집적회로)에 접촉 플러그를 제조하는데 이용된다.
근래, LSI는 현저하게 소형화되어, 이에 따라 접촉홀의 직경이 현저히 축소되고 있다.
금속증착을 위한 종래의 스퍼터링기술은 스텝커버리(step-coverage)의 불량 때문에 0.5μm이하의 지름을 가지는 접촉홀을 매립하는 데에는 사용되지 않는다.
이 스퍼터링 기술 대신에, CVD법에 의한 선택적 텅스텐 증착기술이 개발되었다.
종래의 접촉 플러그 형성방법은 제2도에 나타낸 바와 같이, 베이스 디바이스(base device)가 형성된 반도체기판(11)상에 규산염유리층(12)과 붕소인 규산염 유리층(13)을 연속적으로 증착하고, 열처리에 의해 유동화시켜 다층접촉을 위한 적층된 중간층 절연체를 완성하기 위해 붕소인 규산염유리층을 평탄화하고, 층간 절연체의 의도된 접촉영역에 포토리소 그라피(phothography)에 의해 접촉홀을 형성하고, 이어서, CVD법으로 선택적으로 텅스텐을 증착하여 접촉홀에 접촉 플러그를 형성한다.
그러나, 이 방법은 접촉면에서 텅스텐으로 만들어진 접촉 플러그가 벗겨지는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것이며, 접촉 플러그가 벗겨지지 않는 우수한 신뢰성을 가지는 접촉 플러그를 형성하는 방법을 제공하는 것이다.
본 발명은 베이스 디바이스가 형성된 반도체기판상에 최하층, 상기 최하층을 용해할 수 있는 식각제(etchant)에 덜 민감한 중간층 및 최상층으로 이루어지는 층간 절연층을 증착하는 단계; 이 기판을 열처리하여 최상층의 표면을 평탄화하는 단계; 상기 층간 절연층의 의도된 접촉영역을 건식식각하여 접촉홀을 형성하는 단계; 상기 층간 절연층의 최하층을 용해할 수 있는 식각제로 상기 접촉홀을 습식식각하여 접촉홀내의 최하층과 중간층의 에지(edge)사이에 단차부분을 형성하는 단계; 및 상기 접촉홀내에 금속을 증착하여 접촉 플러그를 형성하는 단계를 포함한다.
본 발명의 방법에서, 최저층, 예컨대 규산염 유리층, 중간층, 예컨대 실피콘 질화층 및 최상층, 예컨대 붕소인 규산염유리층은 베이스 디바이스가 형성된 반도체 기판상에 계속적으로 증착되고, 이어서, 이 기판을 열처리하여 최상층을 평탄화하는 것에 의해 상기 최저층(규산염유리층), 중간층(실리콘 질화층) 및 최상층(붕소인 규산염 유리층)을 포함하는 다층 접속을 위한 3중층인 층간 절연체를 형성한다.
일반적으로 실리콘으로 만들어지는 반도체기판은 채널, 소스, 드레인등과 같은 베이스 디바이스가 형성된다.
다층 접속을 위한 3중층인 층간 절연체의 최저층은, 예컨대, 대략 370∼430의 온도에서 CVD법에 의해 불순물이 도핑되지 않은(nondoped)규산염유리층(NSG)를 증착하는 것에 의해 형성될 수 있는 규산염유리층을 포함한다.
층간 절연체의 중간층은, 예컨대, 대략 700∼850의 온도에서 저압CVD(LPCVD)법에 의해 Si3N4층 등을 증착하는 것에 의해 형성될 수 있는 실리콘 질화층을 포함한다.
층간 절연체의 최상층은, 예컨대, 대략 370∼430의 온도에서 CVD법에 의해 붕소(B)와 인(P)으로 도프된 규산염유리층을 증착하는 것에 의해 형성될 수 있는 붕소인 규산염 유리층을 포함한다.
최상층의 표면을 유동화하기 위한 열처리는 일반적으로 대략 700∼950에서 N2개스, O2개스, 수증기 등의 존재하에서 실행된다.
층간 절연체의 중간층은 식각제(후에 설명)에 최저층의 물질보다 덜 민감한(보다 작은 가용성)물질로 만들어져야 한다.
예를 들면, 중간층은 티타늄산화층을 포함하고, 한편 최저층은 규산염층을 포함한다.
층간 절연체의 형성후, 접촉홀은 층간 절연체의 의도된 접촉영역을 건식식각하는 것에 의해 형성된다.
그후, 최저층은 접촉홀내에서 최저층과 중간층의 에지사이에 스텝부분을 형성하기 위해 최저층을 용해할 수 있는 식각제로 습식식각된다.
건식식각은 일반적으로 포토리소그래피에 의해 실행된다.
식각제는 접촉홀의 최저층의 에지를 용해하는데 사용된다.
사용 가능한 식각제는 개구내의 중간층의 에지를 용해할 수 없으나 최하층의 에지를 용해할 수 있는 것, 예컨대, 최하층의 에지보다는 돌출된 중간층의 에지를 식각가능하게 되는 것이다.
예를 들면, 종래의 불화수소산형 용액[예컨대, FNH4 : HF(10 : 1 또는 100 : 1)과 같은 1의 희석된 불화수소산 수용액 또는 완충 불화수소산 수용액]이 식각을 위해 사용될 수 있다.
단차부분은 다음 단계에서 개구내에 형성된 접촉 플러그가 반도체 기판으로부터 벗겨지는 것을 방지한다.
일반적으로, 단차부분은 두께가 0.3∼10이고, 바람직하게는 0.5∼2.5이다.
단차부분의 형성에 이어서, 텅스텐, 티타늄 또는 알루미늄과 같은 금속이 접촉 플러그를 형성하기 위해 CVD법에 의해 접촉홀내에 증착된다.
본 발명에 따르면, 접촉홀내의 규산염유리층과 같은 최저층의 에지는 접촉홀내의 최저층과 중간층의 에지사이의 계면에 단차부분을 형성하기 위해 식각제에 의해 식각된다.
이와 같이 형성된 단차부분은 접촉홀내에 금속을 증착하는 것에 의해 후속적으로 형성되는 접촉 플러그가 반도체기판으로부터 벗겨지는 것을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명을 설명한다.
제1도에 도시한 바와 같이, 0.200의 두께를 가지는 규산염 유리(NSG)층(2)이 베이스 디바이스(채널, 소스, 드레인등)가 형성된 실리콘기판(1)상에 대략 400에서 대기압 CVD법에 의해 증착된다.
이어서, 0.02의 두께를 가지는 Si3N4층(3)이 약 780에서 LPCVD법에 의해, 규산염 유리층(2)상에 증착된다.
Si3N4층(3)에 400에서 대기압 CVD법에 의해 0.6두께를 가지는 붕소인 규산염 유리(BPSG)층(4)이 증착된다.
이어서, 이 기판은 BPSG층(4)을 유동화하기 위해 약 900(4)의 N2개스 분위기에서 열처리에 의해 기판의 표면이 평탄화되어, 상기 3층으로 구성되는 다층 접속용 3중층인 층간 절연체가 완성된다.
다음, 접촉 플러그가 형성되어지는 층간 절연체의 영역이 0.5의 직경을 가지는 접촉홀을 만들기 위해 포토리소그래피에 의해 식각된다.
NSG층(2), Si3N4층(3) 및 BPSG층(4)의 각 에지는 개구에서 노출된다.
이어서, 이 기판은 NSG층(2)의 에지를 용해하기 위해 완충 불화수소 용액(37wt.%, 10 : 1)에 의해 처리되어, NSG층(2)의 에지가 Si3N4층(3)의 에지에서 재처리된다.
이와 같이 얻어진 기판이 세척된 후, 접촉플러그(5)는 CVD법에 의해 선택적 텅스텐 증착으로 접촉홀내에 형성된다.
접촉플러그(5)는 기판으로부터 벗겨지지 않으므로, 우수한 신뢰성을 갖는다.
본 발명은 기판으로부터 벗겨지지 않으며, 신뢰성을 보장하는 접촉 플러그(특히, P-채널에서 텅스텐 플러그)를 제조하는 방법을 제공할 수 있다.

Claims (3)

  1. 베이스 소스가 형성된 반도체기판상에 최하층, 상기 최하층을 용해할 수 있는 식각제에 덜 민감한 중간층 및 최상층으로 이루어지는 층간 절연층을 형성하는 단계; 상기 기판을 열처리하여 최상층의 표면을 평탄화하는 단계; 상기 층간 절연층의 의도된 접촉영역을 건식식각하여 접촉홀을 형성하는 단계; 상기 층간 절연체의 최하층을 용해할 수 있는 식각제로 상기 접촉홀을 습식식각하여 상기 접촉홀내의 최하층과 중간층의 에지 사이에 단차부분을 형성하는 단계; 및 상기 접촉홀내에 금속을 증착하여 접촉 플러그를 형성하는 단계를 포함하는 접촉 플러그 형성방법.
  2. 제1항에 있어서, 상기 최저층, 중간층 및 최상층은 각각 규산염유리, 실리콘 질화물 및 붕소인 규산염유리층을 포함하는 접촉 플러그 형성방법.
  3. 제1항에 있어서, 상기 식각제는 희석된 불화수소산 수용액과 완충 불화수소산 수용액으로 구성되는 그룹으로부터 선택된 불화수소산형 용액인 접촉 플러그 형성방법.
KR1019910020252A 1990-11-16 1991-11-14 접촉 플러그 형성방법 KR100212689B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP90-312149 1990-11-16
JP2312149A JPH04186657A (ja) 1990-11-16 1990-11-16 コンタクト配線の作製方法

Publications (2)

Publication Number Publication Date
KR920010841A KR920010841A (ko) 1992-06-27
KR100212689B1 true KR100212689B1 (ko) 1999-08-02

Family

ID=18025840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910020252A KR100212689B1 (ko) 1990-11-16 1991-11-14 접촉 플러그 형성방법

Country Status (3)

Country Link
US (1) US5210054A (ko)
JP (1) JPH04186657A (ko)
KR (1) KR100212689B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387550A (en) * 1992-02-07 1995-02-07 Micron Technology, Inc. Method for making a fillet for integrated circuit metal plug
US5679982A (en) * 1993-02-24 1997-10-21 Intel Corporation Barrier against metal diffusion
KR950021710A (ko) * 1993-12-01 1995-07-26 김주용 반도체 장치의 캐패시터 제조방법
KR0121106B1 (ko) * 1994-02-15 1997-11-10 김주용 반도체 소자의 금속배선 형성방법
US5663107A (en) * 1994-12-22 1997-09-02 Siemens Aktiengesellschaft Global planarization using self aligned polishing or spacer technique and isotropic etch process
US5851923A (en) * 1996-01-18 1998-12-22 Micron Technology, Inc. Integrated circuit and method for forming and integrated circuit
JP3288246B2 (ja) * 1997-03-24 2002-06-04 日本電気株式会社 半導体装置および半導体装置の製造方法
US6156642A (en) * 1999-03-23 2000-12-05 United Microelectronics Corp. Method of fabricating a dual damascene structure in an integrated circuit
US7108746B2 (en) * 2001-05-18 2006-09-19 Integrated Materials, Inc. Silicon fixture with roughened surface supporting wafers in chemical vapor deposition
US20020170487A1 (en) * 2001-05-18 2002-11-21 Raanan Zehavi Pre-coated silicon fixtures used in a high temperature process

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4263603A (en) * 1978-03-02 1981-04-21 Sperry Corporation Subminiature bore and conductor formation
DE3684298D1 (de) * 1986-01-09 1992-04-16 Ibm Verfahren zur herstellung eines kontakts unter verwendung der erweichung zweier glasschichten.
US4753709A (en) * 1987-02-05 1988-06-28 Texas Instuments Incorporated Method for etching contact vias in a semiconductor device
JPS6410628A (en) * 1987-07-02 1989-01-13 Victor Company Of Japan Manufacture of semiconductor device
JPH02239625A (ja) * 1989-03-13 1990-09-21 Sharp Corp 半導体装置

Also Published As

Publication number Publication date
KR920010841A (ko) 1992-06-27
US5210054A (en) 1993-05-11
JPH04186657A (ja) 1992-07-03

Similar Documents

Publication Publication Date Title
JP3020543B2 (ja) タングステンコンタクトの製造方法および半導体デバイス
US4455568A (en) Insulation process for integrated circuits
US4392150A (en) MOS Integrated circuit having refractory metal or metal silicide interconnect layer
US5504038A (en) Method for selective tungsten sidewall and bottom contact formation
US5374583A (en) Technology for local oxidation of silicon
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
KR100212689B1 (ko) 접촉 플러그 형성방법
JP2720796B2 (ja) 半導体装置の製造方法
JPH11354720A (ja) 半導体デバイス内にコンデンサを形成する方法
JPH0831932A (ja) 半導体集積回路装置の製造方法
JPH10256187A (ja) 半導体装置及びその製造方法
JP2702010B2 (ja) 半導体装置の製造方法
JPS60140818A (ja) 半導体装置の製造方法
JPH08274066A (ja) コンタクト窓の形成方法
JP2596848B2 (ja) 半導体装置の製造方法
JP2504587B2 (ja) 半導体集積回路の製造方法
JPH065543A (ja) 半導体装置の製造方法
KR19990069370A (ko) 반도체 소자의 배선형성방법
JP2001223270A (ja) ビットラインの製造方法
EP0053484B1 (en) A method for fabricating semiconductor device
JP4475859B2 (ja) 半導体装置の製造方法
JPS61176114A (ja) 半導体装置の製造方法
JP2522373B2 (ja) 半導体基板の製造方法
KR100265828B1 (ko) 반도체소자 제조방법
JP3038873B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110421

Year of fee payment: 13

EXPY Expiration of term