JP4475859B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、マスクパターンを用いたセルフアラインプロセスを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ等のメモリデバイスでは、高集積化に伴う更なる微細化により、リソグラフィプロセスにおける位置合わせ余裕を確保することが困難になってきている。このため、セルフアライン（自己整合）技術が必要不可欠である。例えば、ワードラインやビットライン等の導電膜にコンタクトするためのコンタクトホールを形成する際にも、微小なホールパターンを用いずに、導電膜上にストッパ膜を形成し、露光が容易な単純なラインパターンやバーパターンを用いるセルフアラインコンタクトプロセスが用いられている。
【０００３】
従来の半導体装置の製造方法を図１２乃至図１４を用いて説明する。
【０００４】
図１２は、ビットラインコンタクトプラグとストレージノードコンタクトプラグの形成方法の工程図であり、図１３及び図１４は、ストレージノードコンタクトの形成方法の工程図である。
【０００５】
図１２（ａ）に示すように、半導体基板１００表面に活性領域１０２とＳＴＩ（Sharrow Trench Isolation）領域１０４を形成する。半導体基板１００上にゲート電極を兼ねるワードライン１０６を形成する。ワードライン１０６上に、コンタクト層１０８を介して窒化シリコンからなるストッパ膜１１０を形成し、ワードライン１０６の側面に窒化シリコンからなるサイドウオール膜１１２を形成する。ワードライン１０６間に窒化シリコンからなるコンタクトエッチングストッパ層１１４を介して、ＢＰＳＧからなる絶縁膜１１６を埋め込む。ストッパ膜１１０及び絶縁膜１１６の上面にバー型のレジスト層１１８を形成する。
【０００６】
次に、図１２（ｂ）に示すように、レジスト層１１８をマスクとして絶縁膜１１６をエッチングする。ストッパ膜１１０によりワードライン１０６の形成部分はエッチングされないので、ビットラインコンタクトプラグのためのホール１２０′とストレージノードコンタクトプラグのためのホール１２２′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜１１０の表面もエッチングされ段差が形成される。
【０００７】
次に、図１２（ｃ）に示すように、ドープトポリシリコンからなる導電膜を全面に堆積し、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により表面を平坦化すると、ビットラインコンタクトプラグ１２０とストレージノードコンタクトプラグ１２２が形成される。
【０００８】
図１２（ｄ）は平面図であり、ワードライン１０６（ストッパ膜１１０）とレジスト層１１８との位置関係を示しており、ビットラインコンタクトプラグ１２０とストレージノードコンタクトプラグ１２２が自己整合的に形成されていることがわかる。
【０００９】
次に、図１３（ａ）に示すように、図１２（ｃ）の素子基板上に層間絶縁膜１２４を形成し、層間絶縁膜１２４上にワードライン１０６と直交するようにビットライン１２６を形成する。ビットライン１２６はビットラインコンタクトプラグ１２０に接続されている。ビットライン１２６上に窒化シリコンからなるストッパ膜１２８を形成する。ビットライン１２６間にサイドウオール膜１２９を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜１３０を埋め込む。ストッパ膜１２８及び絶縁膜１３０の上面にライン型のレジスト層１３２を形成する。
【００１０】
次に、図１３（ｂ）に示すように、レジスト層１３２をマスクとして絶縁膜１３０をエッチングする。ストッパ膜１２８によりビットライン１２６の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール１３４′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜１２８の表面もエッチングされ段差が形成される。
【００１１】
次に、図１３（ｃ）及び図１４（ａ）に示すように、全面にタングステン等からなる導電膜を堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト１３４が形成される。ストレージノードコンタクト１３４は、ストレージノードコンタクトプラグ１２２に接続されている。
【００１２】
図１４（ｂ）は平面図であり、ワードライン１０６とビットライン１２６とレジスト層１３２との位置関係を示しており、ストレージノードコンタクト１３４が自己整合的に形成されていることがわかる。
【００１３】
【発明が解決しようとする課題】
このように、セルフアラインコンタクトプロセスを用いる場合、図１２（ｂ）や図１３（ｂ）に示すように、ストッパ膜１１０、１２８表面がエッチングされ段差が生じてしまうという問題があった。段差が大きいと、その後の化学機械研磨によって平坦化する際に、段差部分に導電膜が残ってしまい、ビットラインコンタクトプラグ１２０や、ストレージノードコンタクトプラグ１２２、ストレージノードコンタクト１３４が、残った導電膜により短絡してしまうという問題があった。
【００１４】
図１５（ａ）、（ｂ）は、レジスト層１１８を除去した後の図１２（ｂ）の状態のＳＥＭ断面写真を示す。レジスト層１１８が存在した領域と存在していない領域とで大きな段差が生じていることがわかる。図１５（ｃ）、（ｄ）は、レジスト層１３２を除去した後の図１３（ｂ）の状態のＳＥＭ断面写真を示す。レジスト層１３２が存在した領域と存在していない領域とで大きな段差が生じていることがわかる。
【００１５】
図１６（ａ）、（ｂ）は、ストレージノードコンタクト１３４を形成した後の図１３（ｃ）及び図１４（ａ）の状態のＳＥＭ断面写真を示す。大きな段差により導電膜が残ってしまっていることがわかる。
【００１６】
本発明の目的は、セルフアラインコンタクトプロセスを用いても、高い絶縁耐性でコンタクト間の分離を確実に行うことができる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、ストッパ膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の工程と、前記ストッパ膜上及び前記絶縁膜上に形成したマスク層により前記絶縁膜をパターニングする第２の工程と、全面に堆積した第２の導電膜を平坦化して、パターニングされた前記絶縁膜の間に前記第２の導電膜を埋め込む第３の工程とを有する半導体装置の製造方法であって、前記ストッパ膜を、前記第１の導電膜上に形成された下層ストッパ膜と、前記下層ストッパ膜上に形成された上層ストッパ膜との二層構造とし、前記第２の工程において部分的にエッチングされた前記上層ストッパ膜を、前記第２の工程の後に除去することを特徴とする半導体装置の製造方法によって達成される。
【００１８】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図４を用いて説明する。図１は本実施形態による半導体装置の製造方法の工程図（その１）であり、図２は本実施形態による半導体装置の製造方法の工程図（その２）であり、図３は本実施形態による半導体装置の製造方法の工程図（その３）であり、図４は本実施形態による半導体装置の製造方法の工程図（その４）である。
【００１９】
図１（ａ）に示すように、半導体基板１０表面に活性領域１２とＳＴＩ（Sharrow Trench Isolation）領域１４を形成する。半導体基板１０上にワードライン用の約７０ｎｍ厚のドープトポリシリコンからなる導電膜１６を形成する。導電膜１６上に、約５０ｎｍ厚のタングステンからなるコンタクト層１８を介して約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜２０を形成し、下層ストッパ膜２０上には約５０ｎｍ厚の窒化シリコンからなる上層ストッパ膜２２を形成する。
【００２０】
下層ストッパ膜２０と上層ストッパ膜２２としては、（ａ）後述するセルフアラインコンタクトのためのエッチングレートがほぼ同じ、（ｂ）後述する化学機械研磨によりエッチングされる研磨レートがほぼ同じ、（ｃ）後述するふっ酸系エッチャントによるエッチングレートが上層ストッパ膜２２の方が下層ストッパ膜２０よりも大きい、という条件を満足するようにする。
【００２１】
このような条件を満足する下層ストッパ膜２０と上層ストッパ膜２２の組み合わせの具体例として次のようなものがある。
【００２２】
（１）下層ストッパ膜２０を、ＨＣＤ（HexaCloroDisilane）／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Deposition）により堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２３】
（２）下層ストッパ膜２０を、ＤＣＳ（DiCloroSilane）／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２４】
（３）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２５】
（４）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２６】
（５）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２７】
（６）下層ストッパ膜２０を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０〜７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃以下でのＰＥＣＶＤ（Plasma Enhanced Chemical Vopor Deposition）により堆積したＳｉ3Ｎ4膜とする。
【００２８】
（７）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃以下でのＰＥＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２９】
次に、図１（ａ）に示すように、上層ストッパ膜２２上にワードラインを形成するためのレジスト層２４を形成する。
【００３０】
次に、図１（ｂ）に示すように、レジスト層２４をマスクとして反応性イオンエッチングにより上層ストッパ膜２２と下層ストッパ膜２０をパターニングし、続いて、反応性イオンエッチングにより導電膜１６をパターニングして、二層構造のストッパ膜を有するワードライン１６を形成する。ワードライン１６の幅は約１３０ｎｍであり、ワードライン１６のピッチは約２６０ｎｍである。
【００３１】
次に、図１（ｃ）に示すように、ワードライン１６の側面に約２０ｎｍ厚の窒化シリコンからなるサイドウオール膜２４を形成する。ワードライン１６間に、約２０ｎｍ厚の窒化シリコンからなるコンタクトエッチングストッパ層２６を形成する。全面にＢＰＳＧからなる絶縁膜２８を形成する。続いて、化学機械研磨により絶縁膜２８を平坦化して、ワードライン１６間に絶縁膜２８を埋め込む。
【００３２】
次に、図１（ｄ）に示すように、上層ストッパ膜２２及び絶縁膜２８の上面にバー型のレジスト層３０を形成する。続いて、レジスト層３０をマスクとして、反応性イオンエッチングにより絶縁膜２８をパターニングする。ストッパ膜２０、２２によりワードライン１６の形成部分はエッチングされないので、図２（ａ）に示すように、ビットラインコンタクトプラグのためのホール３２′とストレージノードコンタクトプラグのためのホール３４′が自己整合的に形成される。このとき、反応性イオンエッチングの際のスパッタリング効果により上層ストッパ膜２２の表面もエッチングされ段差が形成される。レジスト層３０を除去すると、上層ストッパ膜２２表面に段差があらわれる。
【００３３】
次に、図２（ｂ）に示すように、ふっ酸によりコンタクト形成の前処理を行うと、エッチングレートが高い上層ストッパ膜２２だけが除去されて、上層ストッパ膜２２表面にあった段差がなくなる。
【００３４】
次に、図２（ｃ）に示すように、リン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープトポリシリコンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ビットラインコンタクトプラグ３２とストレージノードコンタクトプラグ３４が形成される。下層ストッパ膜２０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ビットラインコンタクトプラグ３２同士やストレージノードコンタクトプラグ３４同士が短絡することがない。
【００３５】
次に、図３（ａ）に示すように、図２（ｃ）の素子基板上に、約２００ｎｍ厚のＢＰＳＧからなる層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するように、約６０ｎｍ厚のタングステンからなる導電膜３８を形成する。導電膜３８はビットラインコンタクトプラグ３２に接続されている。導電膜３８上には、約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜４０を形成し、下層ストッパ膜４０上には約５０ｎｍ厚の窒化シリコンからなる上層ストッパ膜４２を形成する。ふっ酸に対する上層ストッパ膜４２のエッチングレートは、下層ストッパ膜４０よりも大きい。上層ストッパ膜４２上に、ビットラインを形成するためのレジスト層４４を形成する。
【００３６】
次に、図３（ｂ１）、（ｂ２）に示すように、レジスト層４４をマスクとして反応性イオンエッチングにより上層ストッパ膜４２と下層ストッパ膜４０をパターニングし、続いて、反応性イオンエッチングにより導電膜３８をパターニングして、二層構造のストッパ膜を有するビットライン３８を形成する。ビットライン３８の幅は約１３０ｎｍであり、ビットライン３８のピッチは約２６０ｎｍである。
【００３７】
次に、図３（ｃ１）、（ｃ２）に示すように、ビットライン３８と下層ストッパ膜４０と上層ストッパ膜４２に、約２０ｎｍ厚の窒化シリコンからなるサイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及び絶縁膜４６の上面にライン型のレジスト層４８を形成する。
【００３８】
次に、図４（ａ１）、（ａ２）に示すように、反応性イオンエッチングにより、レジスト層４８をマスクとして絶縁膜４６をエッチングする。上層ストッパ膜４２及び下層ストッパ膜４０によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール５０′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果により上層ストッパ膜４２の表面もエッチングされ、レジスト層４８を除去すると表面に段差があらわれる。
【００３９】
次に、図４（ｂ１）、（ｂ２）に示すように、ふっ酸により前処理を行うと、エッチングレートが高い上層ストッパ膜４２だけが除去されて、上層ストッパ膜４２表面にあった段差がなくなる。
【００４０】
次に、図４（ｃ１）、（ｃ２）に示すように、タングステンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト５０が形成される。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。下層ストッパ膜４０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００４１】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でコンタクトノード間の分離を確実に行うことができる。
【００４２】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図５乃至図７を用いて説明する。図５は本実施形態による半導体装置の製造方法の工程図（その１）であり、図６は本実施形態による半導体装置の製造方法の工程図（その２）であり、図７は本実施形態による半導体装置の製造方法の工程図（その３）である。図１乃至４に示す第１実施形態における構成要素と同一又は同種の構成要素には同じ符号を付して説明を省略又は簡略にする。
【００４３】
図５（ａ）に示すように、図２（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するように導電膜３８を形成する。導電膜３８はビットラインコンタクトプラグ３２に接続されている。導電膜３８上には、約２００ｎｍ厚の窒化シリコンからなるストッパ膜６０を形成する。このときには導電膜３８上に形成されたストッパ膜６０は二層構造ではない。
【００４４】
次に、図５（ｂ１）、（ｂ２）に示すように、レジスト層４４をマスクとして反応性イオンエッチングによりストッパ膜６０をパターニングし、続いて、反応性イオンエッチングにより導電膜３８をパターニングして、ストッパ膜６０を有するビットライン３８を形成する。
【００４５】
次に、図５（ｃ１）、（ｃ２）に示すように、ビットライン３８とストッパ膜６０に、サイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。ストッパ膜６０及び絶縁膜４６の上面にライン型のレジスト層４８を形成する。
【００４６】
次に、図６（ａ１）、（ａ２）に示すように、不純物イオンを所定の条件でイオン注入し、続いて、所定の条件でアニール処理する。この処理によりストッパ膜６０の露出した表面が改質し、ストッパ膜６０表面に約８０ｎｍ厚の改質ストッパ膜６２が形成される。これらイオン注入と熱処理により、改質ストッパ膜６２のふっ酸に対するエッチングレートをストッパ膜６０よりも大きくする。
【００４７】
このようにするための処理条件の具体例としては、ストッパ膜６０を、ＨＣＤ（HexaCloroDisilane）／ＮＨ3ソースガスを用い、約６００〜６５０℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Deposition）により堆積した場合、イオン注入は、（ａ）窒素イオンを加速エネルギーを１〜１０ｋｅＶ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件か、（ｂ）アルゴンイオンを加速エネルギーを１〜２０ｋｅＶ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件で行い、アニール処理は、（ａ）窒素雰囲気中で約６００℃以上のＦＡ（Flash Lamp Annealing）か、（ｂ）窒素雰囲気中で約８００℃以上のＲＴＡ（Rapid Thermal Annealing）で行う。
【００４８】
次に、図６（ｂ１）、（ｂ２）に示すように、反応性イオンエッチングによりレジスト層４８をマスクとして絶縁膜４６をエッチングする。ストッパ膜６０によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール５０′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜６０表面の改質ストッパ膜６２の表面もエッチングされ、レジスト層４８を除去すると表面に段差があらわれる。
【００４９】
次に、図６（ｃ１）、（ｃ２）に示すように、ふっ酸により前処理を行うと、エッチングレートが高い改質ストッパ膜６２が、改質されていないストッパ膜６０に対して選択的に除去されて、表面にあった段差がなくなる。
【００５０】
次に、図７（ａ１）、（ａ２）に示すように、タングステンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト５０が形成される。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。ストッパ膜６０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００５１】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でコンタクトノード間の分離を確実に行うことができる。
【００５２】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図８乃至図１１を用いて説明する。図８は本実施形態による半導体装置の製造方法の工程図（その１）であり、図９は本実施形態による半導体装置の製造方法の工程図（その２）であり、図１０は本実施形態による半導体装置の製造方法の工程図（その３）であり、図１１は本実施形態による半導体装置の製造方法の工程図（その４）である。図１乃至４に示す第１実施形態における構成要素と同一又は同種の構成要素には同じ符号を付して説明を省略又は簡略にする。
【００５３】
図８（ａ）に示すように、半導体基板１０表面に活性領域１２とＳＴＩ領域１４を形成する。半導体基板１０上にワードライン１６を形成する。ワードライン１６上にコンタクト層１８を介して約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜７０を形成し、下層ストッパ膜７０上には約５０ｎｍ厚のドープトシリコンからなる上層ストッパ膜７２を形成する。ドープトシリコンはシリコンにリン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたものであり、ビットラインコンタクトプラグやストレージノードコンタクトプラグの形成材料と同じである。なお、不純物をドープしないノンドープシリコンにより上層ストッパ膜７２を形成してもよい。
【００５４】
次に、図８（ｂ）に示すように、ワードライン１６と下層ストッパ膜７０と上層ストッパ膜７２の側面に窒化シリコンからなるサイドウオール膜２４を形成する。
【００５５】
次に、図８（ｃ）に示すように、ワードライン１６間にコンタクトエッチングストッパ層２６を形成する。全面にＢＰＳＧからなる絶縁膜２８を形成する。続いて、化学機械研磨により絶縁膜２８を平坦化して、ワードライン１６間に絶縁膜２８を埋め込む。
【００５６】
次に、図８（ｄ）に示すように、上層ストッパ膜７２及び絶縁膜２８の上面にバー型のレジスト層３０を形成する。続いて、レジスト層３０をマスクとして、反応性イオンエッチングにより絶縁膜２８をパターニングする。ストッパ膜７０、７２によりワードライン１６の形成部分はエッチングされないので、図９（ａ）に示すように、ビットラインコンタクトプラグのためのホール３２′とストレージノードコンタクトプラグのためのホール３４′が自己整合的に形成される。このとき、反応性イオンエッチングの際のスパッタリング効果により上層ストッパ膜７２の表面もエッチングされている。レジスト層３０を除去すると、上層ストッパ膜７２表面に段差があらわれる。
【００５７】
次に、図９（ｂ）に示すように、リン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープトポリシリコンからなる導電膜７４を全面に堆積する。堆積した導電膜７４と上層ストッパ膜７２は同じ材料なので、上層ストッパ膜７２が導電膜７４に埋め込まれて一体化する。
【００５８】
次に、図９（ｃ）に示すように、化学機械研磨により導電膜７４の表面を平坦化すると、ビットラインコンタクトプラグ３２とストレージノードコンタクトプラグ３４が形成される。上層ストッパ膜７２が導電膜７４が同じ材料なので、研磨レートが同じであり、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ビットラインコンタクトプラグ３２同士やストレージノードコンタクトプラグ３４同士が短絡することがない。
【００５９】
次に、図１０（ａ）に示すように、図９（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するようにビットライン３８を形成する。ビットライン３８はビットラインコンタクトプラグ３２に接続されている。ビットライン３８上には、約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜７６を形成し、下層ストッパ膜７６上には約５０ｎｍ厚のタングステンからなる上層ストッパ膜７８を形成する。上層ストッパ膜７８のタングステンは、ストレージノードコンタクトの形成材料と同じである。
【００６０】
次に、図１０（ｂ）に示すように、ビットライン３８と下層ストッパ膜７６と上層ストッパ膜７８にサイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及び絶縁膜４６の上面にライン型のレジスト層（図示せず）を形成する。
【００６１】
続いて、反応性イオンエッチングにより、レジスト層（図示せず）をマスクとして絶縁膜４６をエッチングする。上層ストッパ膜７８及び下層ストッパ膜７６によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホールが自己整合的に形成される。このとき、エッチングの際のスパッタリング効果により上層ストッパ膜７８の表面もエッチングされ、図１０（ｃ）に示すように、上層ストッパ膜７８表面に、レジスト層（図示せず）による段差があらわれる。
【００６２】
次に、図１０（ｃ）に示すように、約３０ｎｍ厚のＴｉＮ／Ｔｉからなるバリアメタル層８０を介してタングステンからなる導電膜８２を全面に堆積する。堆積した導電膜８２と上層ストッパ膜７８は同じ材料のタングステンなので、上層ストッパ膜７８が導電膜８２に埋め込まれて一体化する。
【００６３】
次に、図１１（ａ）、（ｂ）に示すように、化学機械研磨により表面を平坦化してストレージノードコンタクト５０を形成する。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。化学機械研磨の処理において、図１１（ａ）に示すように、バリアメタル層８０により化学機械研磨の工程で不連続な部分があらわれるが、上層ストッパ膜７８と導電膜８２が同じ材料なので、研磨レートが同じであり、平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００６４】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でノード間の分離を確実に行うことができる。
【００６５】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００６６】
例えば、上記実施例では、導電膜としてタングステン（Ｗ）やドープトポリシリコン（Doped Poly-Ｓｉ）を用いたが、他の導電材料、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、ドープトアモルファスシリコン（Doped a-Ｓｉ）でもよい。
【００６７】
また、半導体装置の製造方法として上述した実施形態において記載したものはあくまで例示であって、その他の製造方法であってもよい。
【００６８】
【発明の効果】
以上の通り、本発明によれば、ストッパ膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の工程と、ストッパ膜上及び絶縁膜上に形成したマスク層により絶縁膜をパターニングする第２の工程と、全面に堆積した第２の導電膜を平坦化して、パターニングされた絶縁膜の間に第２の導電膜を埋め込む第３の工程とを有する半導体装置の製造方法において、ストッパ膜を、第１の導電膜上に形成された下層ストッパ膜と、下層ストッパ膜上に形成された上層ストッパ膜との二層構造とし、第２の工程において部分的にエッチングされた上層ストッパ膜を、第２の工程の後に除去するようにしたので、セルフアラインコンタクトプロセスを用いても、高い絶縁耐性でコンタクト間の分離を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法の工程図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法の工程図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法の工程図（その３）である。
【図４】本発明の第１実施形態による半導体装置の製造方法の工程図（その４）である。
【図５】本発明の第２実施形態による半導体装置の製造方法の工程図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造方法の工程図（その２）である。
【図７】本発明の第２実施形態による半導体装置の製造方法の工程図（その３）である。
【図８】本発明の第３実施形態による半導体装置の製造方法の工程図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造方法の工程図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法の工程図（その３）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法の工程図（その４）である。
【図１２】従来の半導体装置の製造方法の工程図（その１）である。
【図１３】従来の半導体装置の製造方法の工程図（その２）である。
【図１４】従来の半導体装置の製造方法の工程図（その３）である。
【図１５】従来の半導体装置の製造方法においてレジスト層を除去した状態の断面を示す図である。
【図１６】従来の半導体装置の製造方法においてストレージノードコンタクトを形成した状態の断面を示す図である。
【符号の説明】
１０…半導体基板
１２…活性領域
１４…ＳＴＩ領域
１６…導電膜
１８…コンタクト層
２０…下層ストッパ膜
２２…上層ストッパ膜
２４…レジスト層
２６…コンタクトエッチングストッパ層
２８…絶縁膜
３０…レジスト層
３２…ビットラインコンタクトプラグ
３４…ストレージノードコンタクトプラグ
３６…層間絶縁膜
３８…導電膜
４０…下層ストッパ膜
４２…上層ストッパ膜
４４…レジスト層
４５…サイドウオール層
４６…絶縁膜
４８…レジスト層
５０…ストレージノードコンタクト
６０…ストッパ膜
６２…改質ストッパ膜
７０…下層ストッパ膜
７２…上層ストッパ膜
７４…導電膜
７６…下層ストッパ膜
７８…上層ストッパ膜
８０…バリアメタル層
８２…導電膜
１００…半導体基板
１０２…活性領域
１０４…ＳＴＩ領域
１０６…ワードライン
１０８…コンタクト層
１１０…ストッパ膜
１１２…サイドウオール膜
１１４…コンタクトエッチングストッパ層
１１６…絶縁膜
１１８…レジスト層
１２０…ビットラインコンタクトプラグ
１２２…ストレージノードコンタクトプラグ
１２４…層間絶縁膜
１２６…ビットライン
１２８…ストッパ膜
１２９…サイドウオール膜
１３０…絶縁膜
１３２…レジスト層
１３４…ストレージノードコンタクト
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、マスクパターンを用いたセルフアラインプロセスを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ等のメモリデバイスでは、高集積化に伴う更なる微細化により、リソグラフィプロセスにおける位置合わせ余裕を確保することが困難になってきている。このため、セルフアライン（自己整合）技術が必要不可欠である。例えば、ワードラインやビットライン等の導電膜にコンタクトするためのコンタクトホールを形成する際にも、微小なホールパターンを用いずに、導電膜上にストッパ膜を形成し、露光が容易な単純なラインパターンやバーパターンを用いるセルフアラインコンタクトプロセスが用いられている。
【０００３】
従来の半導体装置の製造方法を図１２乃至図１４を用いて説明する。
【０００４】
図１２は、ビットラインコンタクトプラグとストレージノードコンタクトプラグの形成方法の工程図であり、図１３及び図１４は、ストレージノードコンタクトの形成方法の工程図である。
【０００５】
図１２（ａ）に示すように、半導体基板１００表面に活性領域１０２とＳＴＩ（Sharrow Trench Isolation）領域１０４を形成する。半導体基板１００上にゲート電極を兼ねるワードライン１０６を形成する。ワードライン１０６上に、コンタクト層１０８を介して窒化シリコンからなるストッパ膜１１０を形成し、ワードライン１０６の側面に窒化シリコンからなるサイドウオール膜１１２を形成する。ワードライン１０６間に窒化シリコンからなるコンタクトエッチングストッパ層１１４を介して、ＢＰＳＧからなる絶縁膜１１６を埋め込む。ストッパ膜１１０及び絶縁膜１１６の上面にバー型のレジスト層１１８を形成する。
【０００６】
次に、図１２（ｂ）に示すように、レジスト層１１８をマスクとして絶縁膜１１６をエッチングする。ストッパ膜１１０によりワードライン１０６の形成部分はエッチングされないので、ビットラインコンタクトプラグのためのホール１２０′とストレージノードコンタクトプラグのためのホール１２２′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜１１０の表面もエッチングされ段差が形成される。
【０００７】
次に、図１２（ｃ）に示すように、ドープトポリシリコンからなる導電膜を全面に堆積し、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により表面を平坦化すると、ビットラインコンタクトプラグ１２０とストレージノードコンタクトプラグ１２２が形成される。
【０００８】
図１２（ｄ）は平面図であり、ワードライン１０６（ストッパ膜１１０）とレジスト層１１８との位置関係を示しており、ビットラインコンタクトプラグ１２０とストレージノードコンタクトプラグ１２２が自己整合的に形成されていることがわかる。
【０００９】
次に、図１３（ａ）に示すように、図１２（ｃ）の素子基板上に層間絶縁膜１２４を形成し、層間絶縁膜１２４上にワードライン１０６と直交するようにビットライン１２６を形成する。ビットライン１２６はビットラインコンタクトプラグ１２０に接続されている。ビットライン１２６上に窒化シリコンからなるストッパ膜１２８を形成する。ビットライン１２６間にサイドウオール膜１２９を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜１３０を埋め込む。ストッパ膜１２８及び絶縁膜１３０の上面にライン型のレジスト層１３２を形成する。
【００１０】
次に、図１３（ｂ）に示すように、レジスト層１３２をマスクとして絶縁膜１３０をエッチングする。ストッパ膜１２８によりビットライン１２６の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール１３４′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜１２８の表面もエッチングされ段差が形成される。
【００１１】
次に、図１３（ｃ）及び図１４（ａ）に示すように、全面にタングステン等からなる導電膜を堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト１３４が形成される。ストレージノードコンタクト１３４は、ストレージノードコンタクトプラグ１２２に接続されている。
【００１２】
図１４（ｂ）は平面図であり、ワードライン１０６とビットライン１２６とレジスト層１３２との位置関係を示しており、ストレージノードコンタクト１３４が自己整合的に形成されていることがわかる。
【００１３】
【発明が解決しようとする課題】
このように、セルフアラインコンタクトプロセスを用いる場合、図１２（ｂ）や図１３（ｂ）に示すように、ストッパ膜１１０、１２８表面がエッチングされ段差が生じてしまうという問題があった。段差が大きいと、その後の化学機械研磨によって平坦化する際に、段差部分に導電膜が残ってしまい、ビットラインコンタクトプラグ１２０や、ストレージノードコンタクトプラグ１２２、ストレージノードコンタクト１３４が、残った導電膜により短絡してしまうという問題があった。
【００１４】
図１５（ａ）、（ｂ）は、レジスト層１１８を除去した後の図１２（ｂ）の状態のＳＥＭ断面写真を示す。レジスト層１１８が存在した領域と存在していない領域とで大きな段差が生じていることがわかる。図１５（ｃ）、（ｄ）は、レジスト層１３２を除去した後の図１３（ｂ）の状態のＳＥＭ断面写真を示す。レジスト層１３２が存在した領域と存在していない領域とで大きな段差が生じていることがわかる。
【００１５】
図１６（ａ）、（ｂ）は、ストレージノードコンタクト１３４を形成した後の図１３（ｃ）及び図１４（ａ）の状態のＳＥＭ断面写真を示す。大きな段差により導電膜が残ってしまっていることがわかる。
【００１６】
本発明の目的は、セルフアラインコンタクトプロセスを用いても、高い絶縁耐性でコンタクト間の分離を確実に行うことができる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的は、ストッパ膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の工程と、前記ストッパ膜上及び前記絶縁膜上に形成したマスク層により前記絶縁膜をパターニングする第２の工程と、全面に堆積した第２の導電膜を平坦化して、パターニングされた前記絶縁膜の間に前記第２の導電膜を埋め込む第３の工程とを有する半導体装置の製造方法であって、前記ストッパ膜を、前記第１の導電膜上に形成された下層ストッパ膜と、前記下層ストッパ膜上に形成された上層ストッパ膜との二層構造とし、前記第２の工程において部分的にエッチングされた前記上層ストッパ膜を、前記第２の工程の後に除去することを特徴とする半導体装置の製造方法によって達成される。
【００１８】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置の製造方法について図１乃至図４を用いて説明する。図１は本実施形態による半導体装置の製造方法の工程図（その１）であり、図２は本実施形態による半導体装置の製造方法の工程図（その２）であり、図３は本実施形態による半導体装置の製造方法の工程図（その３）であり、図４は本実施形態による半導体装置の製造方法の工程図（その４）である。
【００１９】
図１（ａ）に示すように、半導体基板１０表面に活性領域１２とＳＴＩ（Sharrow Trench Isolation）領域１４を形成する。半導体基板１０上にワードライン用の約７０ｎｍ厚のドープトポリシリコンからなる導電膜１６を形成する。導電膜１６上に、約５０ｎｍ厚のタングステンからなるコンタクト層１８を介して約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜２０を形成し、下層ストッパ膜２０上には約５０ｎｍ厚の窒化シリコンからなる上層ストッパ膜２２を形成する。
【００２０】
下層ストッパ膜２０と上層ストッパ膜２２としては、（ａ）後述するセルフアラインコンタクトのためのエッチングレートがほぼ同じ、（ｂ）後述する化学機械研磨によりエッチングされる研磨レートがほぼ同じ、（ｃ）後述するふっ酸系エッチャントによるエッチングレートが上層ストッパ膜２２の方が下層ストッパ膜２０よりも大きい、という条件を満足するようにする。
【００２１】
このような条件を満足する下層ストッパ膜２０と上層ストッパ膜２２の組み合わせの具体例として次のようなものがある。
【００２２】
（１）下層ストッパ膜２０を、ＨＣＤ（HexaCloroDisilane）／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Deposition）により堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２３】
（２）下層ストッパ膜２０を、ＤＣＳ（DiCloroSilane）／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２４】
（３）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２５】
（４）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２６】
（５）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２７】
（６）下層ストッパ膜２０を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０〜７００℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃以下でのＰＥＣＶＤ（Plasma Enhanced Chemical Vopor Deposition）により堆積したＳｉ3Ｎ4膜とする。
【００２８】
（７）下層ストッパ膜２０を、ＤＣＳ／ＮＨ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃以下でのＰＥＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２９】
次に、図１（ａ）に示すように、上層ストッパ膜２２上にワードラインを形成するためのレジスト層２４を形成する。
【００３０】
次に、図１（ｂ）に示すように、レジスト層２４をマスクとして反応性イオンエッチングにより上層ストッパ膜２２と下層ストッパ膜２０をパターニングし、続いて、反応性イオンエッチングにより導電膜１６をパターニングして、二層構造のストッパ膜を有するワードライン１６を形成する。ワードライン１６の幅は約１３０ｎｍであり、ワードライン１６のピッチは約２６０ｎｍである。
【００３１】
次に、図１（ｃ）に示すように、ワードライン１６の側面に約２０ｎｍ厚の窒化シリコンからなるサイドウオール膜２４を形成する。ワードライン１６間に、約２０ｎｍ厚の窒化シリコンからなるコンタクトエッチングストッパ層２６を形成する。全面にＢＰＳＧからなる絶縁膜２８を形成する。続いて、化学機械研磨により絶縁膜２８を平坦化して、ワードライン１６間に絶縁膜２８を埋め込む。
【００３２】
次に、図１（ｄ）に示すように、上層ストッパ膜２２及び絶縁膜２８の上面にバー型のレジスト層３０を形成する。続いて、レジスト層３０をマスクとして、反応性イオンエッチングにより絶縁膜２８をパターニングする。ストッパ膜２０、２２によりワードライン１６の形成部分はエッチングされないので、図２（ａ）に示すように、ビットラインコンタクトプラグのためのホール３２′とストレージノードコンタクトプラグのためのホール３４′が自己整合的に形成される。このとき、反応性イオンエッチングの際のスパッタリング効果により上層ストッパ膜２２の表面もエッチングされ段差が形成される。レジスト層３０を除去すると、上層ストッパ膜２２表面に段差があらわれる。
【００３３】
次に、図２（ｂ）に示すように、ふっ酸によりコンタクト形成の前処理を行うと、エッチングレートが高い上層ストッパ膜２２だけが除去されて、上層ストッパ膜２２表面にあった段差がなくなる。
【００３４】
次に、図２（ｃ）に示すように、リン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープトポリシリコンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ビットラインコンタクトプラグ３２とストレージノードコンタクトプラグ３４が形成される。下層ストッパ膜２０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ビットラインコンタクトプラグ３２同士やストレージノードコンタクトプラグ３４同士が短絡することがない。
【００３５】
次に、図３（ａ）に示すように、図２（ｃ）の素子基板上に、約２００ｎｍ厚のＢＰＳＧからなる層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するように、約６０ｎｍ厚のタングステンからなる導電膜３８を形成する。導電膜３８はビットラインコンタクトプラグ３２に接続されている。導電膜３８上には、約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜４０を形成し、下層ストッパ膜４０上には約５０ｎｍ厚の窒化シリコンからなる上層ストッパ膜４２を形成する。ふっ酸に対する上層ストッパ膜４２のエッチングレートは、下層ストッパ膜４０よりも大きい。上層ストッパ膜４２上に、ビットラインを形成するためのレジスト層４４を形成する。
【００３６】
次に、図３（ｂ１）、（ｂ２）に示すように、レジスト層４４をマスクとして反応性イオンエッチングにより上層ストッパ膜４２と下層ストッパ膜４０をパターニングし、続いて、反応性イオンエッチングにより導電膜３８をパターニングして、二層構造のストッパ膜を有するビットライン３８を形成する。ビットライン３８の幅は約１３０ｎｍであり、ビットライン３８のピッチは約２６０ｎｍである。
【００３７】
次に、図３（ｃ１）、（ｃ２）に示すように、ビットライン３８と下層ストッパ膜４０と上層ストッパ膜４２に、約２０ｎｍ厚の窒化シリコンからなるサイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及び絶縁膜４６の上面にライン型のレジスト層４８を形成する。
【００３８】
次に、図４（ａ１）、（ａ２）に示すように、反応性イオンエッチングにより、レジスト層４８をマスクとして絶縁膜４６をエッチングする。上層ストッパ膜４２及び下層ストッパ膜４０によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール５０′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果により上層ストッパ膜４２の表面もエッチングされ、レジスト層４８を除去すると表面に段差があらわれる。
【００３９】
次に、図４（ｂ１）、（ｂ２）に示すように、ふっ酸により前処理を行うと、エッチングレートが高い上層ストッパ膜４２だけが除去されて、上層ストッパ膜４２表面にあった段差がなくなる。
【００４０】
次に、図４（ｃ１）、（ｃ２）に示すように、タングステンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト５０が形成される。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。下層ストッパ膜４０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００４１】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でコンタクトノード間の分離を確実に行うことができる。
【００４２】
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について図５乃至図７を用いて説明する。図５は本実施形態による半導体装置の製造方法の工程図（その１）であり、図６は本実施形態による半導体装置の製造方法の工程図（その２）であり、図７は本実施形態による半導体装置の製造方法の工程図（その３）である。図１乃至４に示す第１実施形態における構成要素と同一又は同種の構成要素には同じ符号を付して説明を省略又は簡略にする。
【００４３】
図５（ａ）に示すように、図２（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するように導電膜３８を形成する。導電膜３８はビットラインコンタクトプラグ３２に接続されている。導電膜３８上には、約２００ｎｍ厚の窒化シリコンからなるストッパ膜６０を形成する。このときには導電膜３８上に形成されたストッパ膜６０は二層構造ではない。
【００４４】
次に、図５（ｂ１）、（ｂ２）に示すように、レジスト層４４をマスクとして反応性イオンエッチングによりストッパ膜６０をパターニングし、続いて、反応性イオンエッチングにより導電膜３８をパターニングして、ストッパ膜６０を有するビットライン３８を形成する。
【００４５】
次に、図５（ｃ１）、（ｃ２）に示すように、ビットライン３８とストッパ膜６０に、サイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。ストッパ膜６０及び絶縁膜４６の上面にライン型のレジスト層４８を形成する。
【００４６】
次に、図６（ａ１）、（ａ２）に示すように、不純物イオンを所定の条件でイオン注入し、続いて、所定の条件でアニール処理する。この処理によりストッパ膜６０の露出した表面が改質し、ストッパ膜６０表面に約８０ｎｍ厚の改質ストッパ膜６２が形成される。これらイオン注入と熱処理により、改質ストッパ膜６２のふっ酸に対するエッチングレートをストッパ膜６０よりも大きくする。
【００４７】
このようにするための処理条件の具体例としては、ストッパ膜６０を、ＨＣＤ（HexaCloroDisilane）／ＮＨ3ソースガスを用い、約６００〜６５０℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Deposition）により堆積した場合、イオン注入は、（ａ）窒素イオンを加速エネルギーを１〜１０ｋｅＶ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件か、（ｂ）アルゴンイオンを加速エネルギーを１〜２０ｋｅＶ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件で行い、アニール処理は、（ａ）窒素雰囲気中で約６００℃以上のＦＡ（Flash Lamp Annealing）か、（ｂ）窒素雰囲気中で約８００℃以上のＲＴＡ（Rapid Thermal Annealing）で行う。
【００４８】
次に、図６（ｂ１）、（ｂ２）に示すように、反応性イオンエッチングによりレジスト層４８をマスクとして絶縁膜４６をエッチングする。ストッパ膜６０によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホール５０′が自己整合的に形成される。このとき、エッチングの際のスパッタリング効果によりストッパ膜６０表面の改質ストッパ膜６２の表面もエッチングされ、レジスト層４８を除去すると表面に段差があらわれる。
【００４９】
次に、図６（ｃ１）、（ｃ２）に示すように、ふっ酸により前処理を行うと、エッチングレートが高い改質ストッパ膜６２が、改質されていないストッパ膜６０に対して選択的に除去されて、表面にあった段差がなくなる。
【００５０】
次に、図７（ａ１）、（ａ２）に示すように、タングステンからなる導電膜を全面に堆積し、化学機械研磨により表面を平坦化すると、ストレージノードコンタクト５０が形成される。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。ストッパ膜６０表面に段差がないので、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００５１】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でコンタクトノード間の分離を確実に行うことができる。
【００５２】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法について図８乃至図１１を用いて説明する。図８は本実施形態による半導体装置の製造方法の工程図（その１）であり、図９は本実施形態による半導体装置の製造方法の工程図（その２）であり、図１０は本実施形態による半導体装置の製造方法の工程図（その３）であり、図１１は本実施形態による半導体装置の製造方法の工程図（その４）である。図１乃至４に示す第１実施形態における構成要素と同一又は同種の構成要素には同じ符号を付して説明を省略又は簡略にする。
【００５３】
図８（ａ）に示すように、半導体基板１０表面に活性領域１２とＳＴＩ領域１４を形成する。半導体基板１０上にワードライン１６を形成する。ワードライン１６上にコンタクト層１８を介して約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜７０を形成し、下層ストッパ膜７０上には約５０ｎｍ厚のドープトシリコンからなる上層ストッパ膜７２を形成する。ドープトシリコンはシリコンにリン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたものであり、ビットラインコンタクトプラグやストレージノードコンタクトプラグの形成材料と同じである。なお、不純物をドープしないノンドープシリコンにより上層ストッパ膜７２を形成してもよい。
【００５４】
次に、図８（ｂ）に示すように、ワードライン１６と下層ストッパ膜７０と上層ストッパ膜７２の側面に窒化シリコンからなるサイドウオール膜２４を形成する。
【００５５】
次に、図８（ｃ）に示すように、ワードライン１６間にコンタクトエッチングストッパ層２６を形成する。全面にＢＰＳＧからなる絶縁膜２８を形成する。続いて、化学機械研磨により絶縁膜２８を平坦化して、ワードライン１６間に絶縁膜２８を埋め込む。
【００５６】
次に、図８（ｄ）に示すように、上層ストッパ膜７２及び絶縁膜２８の上面にバー型のレジスト層３０を形成する。続いて、レジスト層３０をマスクとして、反応性イオンエッチングにより絶縁膜２８をパターニングする。ストッパ膜７０、７２によりワードライン１６の形成部分はエッチングされないので、図９（ａ）に示すように、ビットラインコンタクトプラグのためのホール３２′とストレージノードコンタクトプラグのためのホール３４′が自己整合的に形成される。このとき、反応性イオンエッチングの際のスパッタリング効果により上層ストッパ膜７２の表面もエッチングされている。レジスト層３０を除去すると、上層ストッパ膜７２表面に段差があらわれる。
【００５７】
次に、図９（ｂ）に示すように、リン又はヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープトポリシリコンからなる導電膜７４を全面に堆積する。堆積した導電膜７４と上層ストッパ膜７２は同じ材料なので、上層ストッパ膜７２が導電膜７４に埋め込まれて一体化する。
【００５８】
次に、図９（ｃ）に示すように、化学機械研磨により導電膜７４の表面を平坦化すると、ビットラインコンタクトプラグ３２とストレージノードコンタクトプラグ３４が形成される。上層ストッパ膜７２が導電膜７４が同じ材料なので、研磨レートが同じであり、化学機械研磨によって導電膜を平坦化する際に部分的に導電膜が残ることなく、ビットラインコンタクトプラグ３２同士やストレージノードコンタクトプラグ３４同士が短絡することがない。
【００５９】
次に、図１０（ａ）に示すように、図９（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６上に、ワードライン１６と直交するようにビットライン３８を形成する。ビットライン３８はビットラインコンタクトプラグ３２に接続されている。ビットライン３８上には、約１５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜７６を形成し、下層ストッパ膜７６上には約５０ｎｍ厚のタングステンからなる上層ストッパ膜７８を形成する。上層ストッパ膜７８のタングステンは、ストレージノードコンタクトの形成材料と同じである。
【００６０】
次に、図１０（ｂ）に示すように、ビットライン３８と下層ストッパ膜７６と上層ストッパ膜７８にサイドウオール膜４５を形成し、ビットライン３８間にはサイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及び絶縁膜４６の上面にライン型のレジスト層（図示せず）を形成する。
【００６１】
続いて、反応性イオンエッチングにより、レジスト層（図示せず）をマスクとして絶縁膜４６をエッチングする。上層ストッパ膜７８及び下層ストッパ膜７６によりビットライン３８の形成部分はエッチングされないので、ストレージノードコンタクトのためのホールが自己整合的に形成される。このとき、エッチングの際のスパッタリング効果により上層ストッパ膜７８の表面もエッチングされ、図１０（ｃ）に示すように、上層ストッパ膜７８表面に、レジスト層（図示せず）による段差があらわれる。
【００６２】
次に、図１０（ｃ）に示すように、約３０ｎｍ厚のＴｉＮ／Ｔｉからなるバリアメタル層８０を介してタングステンからなる導電膜８２を全面に堆積する。堆積した導電膜８２と上層ストッパ膜７８は同じ材料のタングステンなので、上層ストッパ膜７８が導電膜８２に埋め込まれて一体化する。
【００６３】
次に、図１１（ａ）、（ｂ）に示すように、化学機械研磨により表面を平坦化してストレージノードコンタクト５０を形成する。ストレージノードコンタクト５０は、ストレージノードコンタクトプラグ３４に接続されている。化学機械研磨の処理において、図１１（ａ）に示すように、バリアメタル層８０により化学機械研磨の工程で不連続な部分があらわれるが、上層ストッパ膜７８と導電膜８２が同じ材料なので、研磨レートが同じであり、平坦化する際に部分的に導電膜が残ることなく、ストレージノードコンタクト５０同士が短絡することがない。
【００６４】
このように本実施形態によれば、ストッパ膜上の段差を除去して平坦化したので、化学機械研磨により導電膜を平坦化する際に部分的に導電膜が残ることなく、高い絶縁耐性でノード間の分離を確実に行うことができる。
【００６５】
［変形実施形態］
本発明の上記実施形態に限らず種々の変形が可能である。
【００６６】
例えば、上記実施例では、導電膜としてタングステン（Ｗ）やドープトポリシリコン（Doped Poly-Ｓｉ）を用いたが、他の導電材料、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、ドープトアモルファスシリコン（Doped a-Ｓｉ）でもよい。
【００６７】
また、半導体装置の製造方法として上述した実施形態において記載したものはあくまで例示であって、その他の製造方法であってもよい。
【００６８】
【発明の効果】
以上の通り、本発明によれば、ストッパ膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の工程と、ストッパ膜上及び絶縁膜上に形成したマスク層により絶縁膜をパターニングする第２の工程と、全面に堆積した第２の導電膜を平坦化して、パターニングされた絶縁膜の間に第２の導電膜を埋め込む第３の工程とを有する半導体装置の製造方法において、ストッパ膜を、第１の導電膜上に形成された下層ストッパ膜と、下層ストッパ膜上に形成された上層ストッパ膜との二層構造とし、第２の工程において部分的にエッチングされた上層ストッパ膜を、第２の工程の後に除去するようにしたので、セルフアラインコンタクトプロセスを用いても、高い絶縁耐性でコンタクト間の分離を確実に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造方法の工程図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造方法の工程図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造方法の工程図（その３）である。
【図４】本発明の第１実施形態による半導体装置の製造方法の工程図（その４）である。
【図５】本発明の第２実施形態による半導体装置の製造方法の工程図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造方法の工程図（その２）である。
【図７】本発明の第２実施形態による半導体装置の製造方法の工程図（その３）である。
【図８】本発明の第３実施形態による半導体装置の製造方法の工程図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造方法の工程図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製造方法の工程図（その３）である。
【図１１】本発明の第３実施形態による半導体装置の製造方法の工程図（その４）である。
【図１２】従来の半導体装置の製造方法の工程図（その１）である。
【図１３】従来の半導体装置の製造方法の工程図（その２）である。
【図１４】従来の半導体装置の製造方法の工程図（その３）である。
【図１５】従来の半導体装置の製造方法においてレジスト層を除去した状態の断面を示す図である。
【図１６】従来の半導体装置の製造方法においてストレージノードコンタクトを形成した状態の断面を示す図である。
【符号の説明】
１０…半導体基板
１２…活性領域
１４…ＳＴＩ領域
１６…導電膜
１８…コンタクト層
２０…下層ストッパ膜
２２…上層ストッパ膜
２４…レジスト層
２６…コンタクトエッチングストッパ層
２８…絶縁膜
３０…レジスト層
３２…ビットラインコンタクトプラグ
３４…ストレージノードコンタクトプラグ
３６…層間絶縁膜
３８…導電膜
４０…下層ストッパ膜
４２…上層ストッパ膜
４４…レジスト層
４５…サイドウオール層
４６…絶縁膜
４８…レジスト層
５０…ストレージノードコンタクト
６０…ストッパ膜
６２…改質ストッパ膜
７０…下層ストッパ膜
７２…上層ストッパ膜
７４…導電膜
７６…下層ストッパ膜
７８…上層ストッパ膜
８０…バリアメタル層
８２…導電膜
１００…半導体基板
１０２…活性領域
１０４…ＳＴＩ領域
１０６…ワードライン
１０８…コンタクト層
１１０…ストッパ膜
１１２…サイドウオール膜
１１４…コンタクトエッチングストッパ層
１１６…絶縁膜
１１８…レジスト層
１２０…ビットラインコンタクトプラグ
１２２…ストレージノードコンタクトプラグ
１２４…層間絶縁膜
１２６…ビットライン
１２８…ストッパ膜
１２９…サイドウオール膜
１３０…絶縁膜
１３２…レジスト層
１３４…ストレージノードコンタクト
Claims (5)
- 半導体基板上に第１の導電膜を形成する第１の工程と、
前記第１の導電膜上に、前記第１の導電膜上に形成された下層ストッパ膜と、前記下層ストッパ膜上に形成された上層ストッパ膜とを有するストッパ層を形成する第２の工程と、
前記第１の導電膜と前記ストッパ層に、前記半導体基板に達する複数の溝を形成する第３の工程と、
前記複数の溝に絶縁膜を埋め込む第４の工程と、
前記ストッパ層上及び前記絶縁膜上に、前記ストッパ層及び前記絶縁膜を部分的に覆うマスク層を形成する第５の工程と、
前記マスク層をマスクとして、前記絶縁膜を除去して、前記半導体基板に達する複数のコンタクトホールを形成する第６の工程と、
前記マスク層を除去する第７の工程と、
前記第６の工程において部分的にエッチングされて段差が形成された前記上層ストッパ層を除去する第８の工程と、
前記複数のコンタクトホールに第２の導電膜を埋め込む第９の工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記上層ストッパ膜のウエットエッチングレートを、前記下層ストッパ膜のウエットエッチングレートよりも大きくし、
前記第８の工程では、前記上層ストッパ膜をウエットエッチングにより除去する
ことを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
前記上層ストッパ膜の成膜温度を前記下層ストッパ膜の成膜温度よりも低くすることにより、前記上層ストッパ膜のウエットエッチングレートを、前記下層ストッパ膜のウエットエッチングレートよりも大きくする
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の導電膜を形成する第１の工程と、
前記第１の導電膜上にストッパ層を形成する第２の工程と、
前記第１の導電膜と前記ストッパ層に、前記半導体基板に達する複数の溝を形成する第３の工程と、
前記複数の溝に絶縁膜を埋め込む第４の工程と、
前記ストッパ層上及び前記絶縁膜上に、前記ストッパ層及び前記絶縁膜を部分的に覆うマスク層を形成する第５の工程と、
前記ストッパ膜の表面を改質することにより上層ストッパ膜を形成する第６の工程と、
前記マスク層をマスクとして、前記絶縁膜を除去して、前記半導体基板に達する複数のコンタクトホールを形成する第７の工程と、
前記マスク層を除去する第８の工程と、
前記第７の工程において部分的にエッチングされて段差が形成された前記上層ストッパ層を除去する第９の工程と、
前記複数のコンタクトホールに第２の導電膜を埋め込む第９の工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に第１の導電膜を形成する第１の工程と、
前記第１の導電膜上に、前記第１の導電膜上に形成された下層ストッパ膜と、前記下層ストッパ膜上に形成された上層ストッパ膜とを有するストッパ層を形成する第２の工程と、
前記第１の導電膜と前記ストッパ層に、前記半導体基板に達する複数の溝を形成する第３の工程と、
前記複数の溝に絶縁膜を埋め込む第４の工程と、
前記ストッパ層上及び前記絶縁膜上に、前記ストッパ層及び前記絶縁膜を部分的に覆うマスク層を形成する第５の工程と、
前記マスク層をマスクとして、前記絶縁膜を除去して、前記半導体基板に達する複数のコンタクトホールを形成する第６の工程と、
前記マスク層を除去する第７の工程と、
全面に、前記上層ストッパ膜の研磨レートと同等の研磨レートを有する第２の導電膜を堆積する第８の工程と、
研磨により平坦化することにより、前記複数のコンタクトホールに前記第２の導電膜を埋め込むと共に、前記第６の工程において部分的にエッチングされて段差が形成された前記上層ストッパ層を除去する第９の工程と
を有することを特徴とする半導体装置の製造方法。
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