JP2003273243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 セルフアラインコンタクトプロセスを用いて
も、高い絶縁耐性でコンタクト間の分離を確実に行うこ
とができる半導体装置の製造方法を提供する。 【解決手段】 ストッパ膜２０、２２を有する第１の導
電膜１６の間に絶縁膜２８を埋め込む第１の工程と、ス
トッパ膜２２上及び絶縁膜２８上に形成したマスク層３
０により絶縁膜２８をパターニングする第２の工程と、
全面に堆積した第２の導電膜を平坦化して、パターニン
グされた絶縁膜２８の間に第２の導電膜３２、３４を埋
め込む第３の工程とを有する半導体装置の製造方法にお
いて、ストッパ膜を、第１の導電膜１６上に形成された
下層ストッパ膜２０と、下層ストッパ膜２０上に形成さ
れた上層ストッパ膜２２との二層構造とし、第２の工程
において部分的にエッチングされた上層ストッパ膜２２
を、第２の工程の後に除去する。
も、高い絶縁耐性でコンタクト間の分離を確実に行うこ
とができる半導体装置の製造方法を提供する。 【解決手段】 ストッパ膜２０、２２を有する第１の導
電膜１６の間に絶縁膜２８を埋め込む第１の工程と、ス
トッパ膜２２上及び絶縁膜２８上に形成したマスク層３
０により絶縁膜２８をパターニングする第２の工程と、
全面に堆積した第２の導電膜を平坦化して、パターニン
グされた絶縁膜２８の間に第２の導電膜３２、３４を埋
め込む第３の工程とを有する半導体装置の製造方法にお
いて、ストッパ膜を、第１の導電膜１６上に形成された
下層ストッパ膜２０と、下層ストッパ膜２０上に形成さ
れた上層ストッパ膜２２との二層構造とし、第２の工程
において部分的にエッチングされた上層ストッパ膜２２
を、第２の工程の後に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に、マスクパターンを用いたセルフアラ
インプロセスを含む半導体装置の製造方法に関する。
方法に係り、特に、マスクパターンを用いたセルフアラ
インプロセスを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭ等のメモリデバイスで
は、高集積化に伴う更なる微細化により、リソグラフィ
プロセスにおける位置合わせ余裕を確保することが困難
になってきている。このため、セルフアライン（自己整
合）技術が必要不可欠である。例えば、ワードラインや
ビットライン等の導電膜にコンタクトするためのコンタ
クトホールを形成する際にも、微小なホールパターンを
用いずに、導電膜上にストッパ膜を形成し、露光が容易
な単純なラインパターンやバーパターンを用いるセルフ
アラインコンタクトプロセスが用いられている。
は、高集積化に伴う更なる微細化により、リソグラフィ
プロセスにおける位置合わせ余裕を確保することが困難
になってきている。このため、セルフアライン（自己整
合）技術が必要不可欠である。例えば、ワードラインや
ビットライン等の導電膜にコンタクトするためのコンタ
クトホールを形成する際にも、微小なホールパターンを
用いずに、導電膜上にストッパ膜を形成し、露光が容易
な単純なラインパターンやバーパターンを用いるセルフ
アラインコンタクトプロセスが用いられている。
【０００３】従来の半導体装置の製造方法を図１２乃至
図１４を用いて説明する。
図１４を用いて説明する。
【０００４】図１２は、ビットラインコンタクトプラグ
とストレージノードコンタクトプラグの形成方法の工程
図であり、図１３及び図１４は、ストレージノードコン
タクトの形成方法の工程図である。
とストレージノードコンタクトプラグの形成方法の工程
図であり、図１３及び図１４は、ストレージノードコン
タクトの形成方法の工程図である。
【０００５】図１２（ａ）に示すように、半導体基板１
００表面に活性領域１０２とＳＴＩ（Sharrow Trench I
solation）領域１０４を形成する。半導体基板１００上
にゲート電極を兼ねるワードライン１０６を形成する。
ワードライン１０６上に、コンタクト層１０８を介して
窒化シリコンからなるストッパ膜１１０を形成し、ワー
ドライン１０６の側面に窒化シリコンからなるサイドウ
オール膜１１２を形成する。ワードライン１０６間に窒
化シリコンからなるコンタクトエッチングストッパ層１
１４を介して、ＢＰＳＧからなる絶縁膜１１６を埋め込
む。ストッパ膜１１０及び絶縁膜１１６の上面にバー型
のレジスト層１１８を形成する。
００表面に活性領域１０２とＳＴＩ（Sharrow Trench I
solation）領域１０４を形成する。半導体基板１００上
にゲート電極を兼ねるワードライン１０６を形成する。
ワードライン１０６上に、コンタクト層１０８を介して
窒化シリコンからなるストッパ膜１１０を形成し、ワー
ドライン１０６の側面に窒化シリコンからなるサイドウ
オール膜１１２を形成する。ワードライン１０６間に窒
化シリコンからなるコンタクトエッチングストッパ層１
１４を介して、ＢＰＳＧからなる絶縁膜１１６を埋め込
む。ストッパ膜１１０及び絶縁膜１１６の上面にバー型
のレジスト層１１８を形成する。
【０００６】次に、図１２（ｂ）に示すように、レジス
ト層１１８をマスクとして絶縁膜１１６をエッチングす
る。ストッパ膜１１０によりワードライン１０６の形成
部分はエッチングされないので、ビットラインコンタク
トプラグのためのホール１２０′とストレージノードコ
ンタクトプラグのためのホール１２２′が自己整合的に
形成される。このとき、エッチングの際のスパッタリン
グ効果によりストッパ膜１１０の表面もエッチングされ
段差が形成される。
ト層１１８をマスクとして絶縁膜１１６をエッチングす
る。ストッパ膜１１０によりワードライン１０６の形成
部分はエッチングされないので、ビットラインコンタク
トプラグのためのホール１２０′とストレージノードコ
ンタクトプラグのためのホール１２２′が自己整合的に
形成される。このとき、エッチングの際のスパッタリン
グ効果によりストッパ膜１１０の表面もエッチングされ
段差が形成される。
【０００７】次に、図１２（ｃ）に示すように、ドープ
トポリシリコンからなる導電膜を全面に堆積し、化学機
械研磨（ＣＭＰ：Chemical Mechanical Polishing）に
より表面を平坦化すると、ビットラインコンタクトプラ
グ１２０とストレージノードコンタクトプラグ１２２が
形成される。
トポリシリコンからなる導電膜を全面に堆積し、化学機
械研磨（ＣＭＰ：Chemical Mechanical Polishing）に
より表面を平坦化すると、ビットラインコンタクトプラ
グ１２０とストレージノードコンタクトプラグ１２２が
形成される。
【０００８】図１２（ｄ）は平面図であり、ワードライ
ン１０６（ストッパ膜１１０）とレジスト層１１８との
位置関係を示しており、ビットラインコンタクトプラグ
１２０とストレージノードコンタクトプラグ１２２が自
己整合的に形成されていることがわかる。
ン１０６（ストッパ膜１１０）とレジスト層１１８との
位置関係を示しており、ビットラインコンタクトプラグ
１２０とストレージノードコンタクトプラグ１２２が自
己整合的に形成されていることがわかる。
【０００９】次に、図１３（ａ）に示すように、図１２
（ｃ）の素子基板上に層間絶縁膜１２４を形成し、層間
絶縁膜１２４上にワードライン１０６と直交するように
ビットライン１２６を形成する。ビットライン１２６は
ビットラインコンタクトプラグ１２０に接続されてい
る。ビットライン１２６上に窒化シリコンからなるスト
ッパ膜１２８を形成する。ビットライン１２６間にサイ
ドウオール膜１２９を介して、ＰＥＣＶＤ−ＳｉＯ2か
らなる絶縁膜１３０を埋め込む。ストッパ膜１２８及び
絶縁膜１３０の上面にライン型のレジスト層１３２を形
成する。
（ｃ）の素子基板上に層間絶縁膜１２４を形成し、層間
絶縁膜１２４上にワードライン１０６と直交するように
ビットライン１２６を形成する。ビットライン１２６は
ビットラインコンタクトプラグ１２０に接続されてい
る。ビットライン１２６上に窒化シリコンからなるスト
ッパ膜１２８を形成する。ビットライン１２６間にサイ
ドウオール膜１２９を介して、ＰＥＣＶＤ−ＳｉＯ2か
らなる絶縁膜１３０を埋め込む。ストッパ膜１２８及び
絶縁膜１３０の上面にライン型のレジスト層１３２を形
成する。
【００１０】次に、図１３（ｂ）に示すように、レジス
ト層１３２をマスクとして絶縁膜１３０をエッチングす
る。ストッパ膜１２８によりビットライン１２６の形成
部分はエッチングされないので、ストレージノードコン
タクトのためのホール１３４′が自己整合的に形成され
る。このとき、エッチングの際のスパッタリング効果に
よりストッパ膜１２８の表面もエッチングされ段差が形
成される。
ト層１３２をマスクとして絶縁膜１３０をエッチングす
る。ストッパ膜１２８によりビットライン１２６の形成
部分はエッチングされないので、ストレージノードコン
タクトのためのホール１３４′が自己整合的に形成され
る。このとき、エッチングの際のスパッタリング効果に
よりストッパ膜１２８の表面もエッチングされ段差が形
成される。
【００１１】次に、図１３（ｃ）及び図１４（ａ）に示
すように、全面にタングステン等からなる導電膜を堆積
し、化学機械研磨により表面を平坦化すると、ストレー
ジノードコンタクト１３４が形成される。ストレージノ
ードコンタクト１３４は、ストレージノードコンタクト
プラグ１２２に接続されている。
すように、全面にタングステン等からなる導電膜を堆積
し、化学機械研磨により表面を平坦化すると、ストレー
ジノードコンタクト１３４が形成される。ストレージノ
ードコンタクト１３４は、ストレージノードコンタクト
プラグ１２２に接続されている。
【００１２】図１４（ｂ）は平面図であり、ワードライ
ン１０６とビットライン１２６とレジスト層１３２との
位置関係を示しており、ストレージノードコンタクト１
３４が自己整合的に形成されていることがわかる。
ン１０６とビットライン１２６とレジスト層１３２との
位置関係を示しており、ストレージノードコンタクト１
３４が自己整合的に形成されていることがわかる。
【００１３】
【発明が解決しようとする課題】このように、セルフア
ラインコンタクトプロセスを用いる場合、図１２（ｂ）
や図１３（ｂ）に示すように、ストッパ膜１１０、１２
８表面がエッチングされ段差が生じてしまうという問題
があった。段差が大きいと、その後の化学機械研磨によ
って平坦化する際に、段差部分に導電膜が残ってしま
い、ビットラインコンタクトプラグ１２０や、ストレー
ジノードコンタクトプラグ１２２、ストレージノードコ
ンタクト１３４が、残った導電膜により短絡してしまう
という問題があった。
ラインコンタクトプロセスを用いる場合、図１２（ｂ）
や図１３（ｂ）に示すように、ストッパ膜１１０、１２
８表面がエッチングされ段差が生じてしまうという問題
があった。段差が大きいと、その後の化学機械研磨によ
って平坦化する際に、段差部分に導電膜が残ってしま
い、ビットラインコンタクトプラグ１２０や、ストレー
ジノードコンタクトプラグ１２２、ストレージノードコ
ンタクト１３４が、残った導電膜により短絡してしまう
という問題があった。
【００１４】図１５（ａ）、（ｂ）は、レジスト層１１
８を除去した後の図１２（ｂ）の状態のＳＥＭ断面写真
を示す。レジスト層１１８が存在した領域と存在してい
ない領域とで大きな段差が生じていることがわかる。図
１５（ｃ）、（ｄ）は、レジスト層１３２を除去した後
の図１３（ｂ）の状態のＳＥＭ断面写真を示す。レジス
ト層１３２が存在した領域と存在していない領域とで大
きな段差が生じていることがわかる。
８を除去した後の図１２（ｂ）の状態のＳＥＭ断面写真
を示す。レジスト層１１８が存在した領域と存在してい
ない領域とで大きな段差が生じていることがわかる。図
１５（ｃ）、（ｄ）は、レジスト層１３２を除去した後
の図１３（ｂ）の状態のＳＥＭ断面写真を示す。レジス
ト層１３２が存在した領域と存在していない領域とで大
きな段差が生じていることがわかる。
【００１５】図１６（ａ）、（ｂ）は、ストレージノー
ドコンタクト１３４を形成した後の図１３（ｃ）及び図
１４（ａ）の状態のＳＥＭ断面写真を示す。大きな段差
により導電膜が残ってしまっていることがわかる。
ドコンタクト１３４を形成した後の図１３（ｃ）及び図
１４（ａ）の状態のＳＥＭ断面写真を示す。大きな段差
により導電膜が残ってしまっていることがわかる。
【００１６】本発明の目的は、セルフアラインコンタク
トプロセスを用いても、高い絶縁耐性でコンタクト間の
分離を確実に行うことができる半導体装置の製造方法を
提供することにある。
トプロセスを用いても、高い絶縁耐性でコンタクト間の
分離を確実に行うことができる半導体装置の製造方法を
提供することにある。
【００１７】
【課題を解決するための手段】上記目的は、ストッパ膜
を有する第１の導電膜の間に絶縁膜を埋め込む第１の工
程と、前記ストッパ膜上及び前記絶縁膜上に形成したマ
スク層により前記絶縁膜をパターニングする第２の工程
と、全面に堆積した第２の導電膜を平坦化して、パター
ニングされた前記絶縁膜の間に前記第２の導電膜を埋め
込む第３の工程とを有する半導体装置の製造方法であっ
て、前記ストッパ膜を、前記第１の導電膜上に形成され
た下層ストッパ膜と、前記下層ストッパ膜上に形成され
た上層ストッパ膜との二層構造とし、前記第２の工程に
おいて部分的にエッチングされた前記上層ストッパ膜
を、前記第２の工程の後に除去することを特徴とする半
導体装置の製造方法によって達成される。
を有する第１の導電膜の間に絶縁膜を埋め込む第１の工
程と、前記ストッパ膜上及び前記絶縁膜上に形成したマ
スク層により前記絶縁膜をパターニングする第２の工程
と、全面に堆積した第２の導電膜を平坦化して、パター
ニングされた前記絶縁膜の間に前記第２の導電膜を埋め
込む第３の工程とを有する半導体装置の製造方法であっ
て、前記ストッパ膜を、前記第１の導電膜上に形成され
た下層ストッパ膜と、前記下層ストッパ膜上に形成され
た上層ストッパ膜との二層構造とし、前記第２の工程に
おいて部分的にエッチングされた前記上層ストッパ膜
を、前記第２の工程の後に除去することを特徴とする半
導体装置の製造方法によって達成される。
【００１８】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置の製造方法について図１乃至図
４を用いて説明する。図１は本実施形態による半導体装
置の製造方法の工程図（その１）であり、図２は本実施
形態による半導体装置の製造方法の工程図（その２）で
あり、図３は本実施形態による半導体装置の製造方法の
工程図（その３）であり、図４は本実施形態による半導
体装置の製造方法の工程図（その４）である。
施形態による半導体装置の製造方法について図１乃至図
４を用いて説明する。図１は本実施形態による半導体装
置の製造方法の工程図（その１）であり、図２は本実施
形態による半導体装置の製造方法の工程図（その２）で
あり、図３は本実施形態による半導体装置の製造方法の
工程図（その３）であり、図４は本実施形態による半導
体装置の製造方法の工程図（その４）である。
【００１９】図１（ａ）に示すように、半導体基板１０
表面に活性領域１２とＳＴＩ（Sharrow Trench Isolati
on）領域１４を形成する。半導体基板１０上にワードラ
イン用の約７０ｎｍ厚のドープトポリシリコンからなる
導電膜１６を形成する。導電膜１６上に、約５０ｎｍ厚
のタングステンからなるコンタクト層１８を介して約１
５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜２０
を形成し、下層ストッパ膜２０上には約５０ｎｍ厚の窒
化シリコンからなる上層ストッパ膜２２を形成する。
表面に活性領域１２とＳＴＩ（Sharrow Trench Isolati
on）領域１４を形成する。半導体基板１０上にワードラ
イン用の約７０ｎｍ厚のドープトポリシリコンからなる
導電膜１６を形成する。導電膜１６上に、約５０ｎｍ厚
のタングステンからなるコンタクト層１８を介して約１
５０ｎｍ厚の窒化シリコンからなる下層ストッパ膜２０
を形成し、下層ストッパ膜２０上には約５０ｎｍ厚の窒
化シリコンからなる上層ストッパ膜２２を形成する。
【００２０】下層ストッパ膜２０と上層ストッパ膜２２
としては、（ａ）後述するセルフアラインコンタクトの
ためのエッチングレートがほぼ同じ、（ｂ）後述する化
学機械研磨によりエッチングされる研磨レートがほぼ同
じ、（ｃ）後述するふっ酸系エッチャントによるエッチ
ングレートが上層ストッパ膜２２の方が下層ストッパ膜
２０よりも大きい、という条件を満足するようにする。
としては、（ａ）後述するセルフアラインコンタクトの
ためのエッチングレートがほぼ同じ、（ｂ）後述する化
学機械研磨によりエッチングされる研磨レートがほぼ同
じ、（ｃ）後述するふっ酸系エッチャントによるエッチ
ングレートが上層ストッパ膜２２の方が下層ストッパ膜
２０よりも大きい、という条件を満足するようにする。
【００２１】このような条件を満足する下層ストッパ膜
２０と上層ストッパ膜２２の組み合わせの具体例として
次のようなものがある。
２０と上層ストッパ膜２２の組み合わせの具体例として
次のようなものがある。
【００２２】（１）下層ストッパ膜２０を、ＨＣＤ（He
xaCloroDisilane）／ＮＨ3ソースガスを用い、約７００
℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Depo
sition）により堆積したＳｉ3Ｎ4膜とし、上層ストッパ
膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０
℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
xaCloroDisilane）／ＮＨ3ソースガスを用い、約７００
℃でのＬＰＣＶＤ（Low Pressure Chemical Vopor Depo
sition）により堆積したＳｉ3Ｎ4膜とし、上層ストッパ
膜２２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０
℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２３】（２）下層ストッパ膜２０を、ＤＣＳ（Di
CloroSilane）／ＮＨ3ソースガスを用い、約７００℃で
のＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層スト
ッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６
５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とす
る。
CloroSilane）／ＮＨ3ソースガスを用い、約７００℃で
のＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とし、上層スト
ッパ膜２２を、ＤＣＳ／ＮＨ3ソースガスを用い、約６
５０℃でのＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とす
る。
【００２４】（３）下層ストッパ膜２０を、ＤＣＳ／Ｎ
Ｈ3ソースガスを用い、約７８０℃でのＬＰＣＶＤによ
り堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、Ｄ
ＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とする。
Ｈ3ソースガスを用い、約７８０℃でのＬＰＣＶＤによ
り堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、Ｄ
ＣＳ／ＮＨ3ソースガスを用い、約６５０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２５】（４）下層ストッパ膜２０を、ＤＣＳ／Ｎ
Ｈ3ソースガスを用い、約７８０℃でのＬＰＣＶＤによ
り堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、Ｄ
ＣＳ／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とする。
Ｈ3ソースガスを用い、約７８０℃でのＬＰＣＶＤによ
り堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２２を、Ｄ
ＣＳ／ＮＨ3ソースガスを用い、約７００℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２６】（５）下層ストッパ膜２０を、ＤＣＳ／Ｎ
Ｈ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃で
のＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
Ｈ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＨＣＤ／ＮＨ3ソースガスを用い、約６５０℃で
のＬＰＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２７】（６）下層ストッパ膜２０を、ＨＣＤ／Ｎ
Ｈ3ソースガスを用い、約６５０〜７００℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃
以下でのＰＥＣＶＤ（PlasmaEnhanced Chemical Vopor
Deposition）により堆積したＳｉ3Ｎ4膜とする。
Ｈ3ソースガスを用い、約６５０〜７００℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃
以下でのＰＥＣＶＤ（PlasmaEnhanced Chemical Vopor
Deposition）により堆積したＳｉ3Ｎ4膜とする。
【００２８】（７）下層ストッパ膜２０を、ＤＣＳ／Ｎ
Ｈ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃
以下でのＰＥＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
Ｈ3ソースガスを用い、約６５０〜７８０℃でのＬＰＣ
ＶＤにより堆積したＳｉ3Ｎ4膜とし、上層ストッパ膜２
２を、ＳｉＨ4／ＮＨ3の反応性ガスを用い、約４５０℃
以下でのＰＥＣＶＤにより堆積したＳｉ3Ｎ4膜とする。
【００２９】次に、図１（ａ）に示すように、上層スト
ッパ膜２２上にワードラインを形成するためのレジスト
層２４を形成する。
ッパ膜２２上にワードラインを形成するためのレジスト
層２４を形成する。
【００３０】次に、図１（ｂ）に示すように、レジスト
層２４をマスクとして反応性イオンエッチングにより上
層ストッパ膜２２と下層ストッパ膜２０をパターニング
し、続いて、反応性イオンエッチングにより導電膜１６
をパターニングして、二層構造のストッパ膜を有するワ
ードライン１６を形成する。ワードライン１６の幅は約
１３０ｎｍであり、ワードライン１６のピッチは約２６
０ｎｍである。
層２４をマスクとして反応性イオンエッチングにより上
層ストッパ膜２２と下層ストッパ膜２０をパターニング
し、続いて、反応性イオンエッチングにより導電膜１６
をパターニングして、二層構造のストッパ膜を有するワ
ードライン１６を形成する。ワードライン１６の幅は約
１３０ｎｍであり、ワードライン１６のピッチは約２６
０ｎｍである。
【００３１】次に、図１（ｃ）に示すように、ワードラ
イン１６の側面に約２０ｎｍ厚の窒化シリコンからなる
サイドウオール膜２４を形成する。ワードライン１６間
に、約２０ｎｍ厚の窒化シリコンからなるコンタクトエ
ッチングストッパ層２６を形成する。全面にＢＰＳＧか
らなる絶縁膜２８を形成する。続いて、化学機械研磨に
より絶縁膜２８を平坦化して、ワードライン１６間に絶
縁膜２８を埋め込む。
イン１６の側面に約２０ｎｍ厚の窒化シリコンからなる
サイドウオール膜２４を形成する。ワードライン１６間
に、約２０ｎｍ厚の窒化シリコンからなるコンタクトエ
ッチングストッパ層２６を形成する。全面にＢＰＳＧか
らなる絶縁膜２８を形成する。続いて、化学機械研磨に
より絶縁膜２８を平坦化して、ワードライン１６間に絶
縁膜２８を埋め込む。
【００３２】次に、図１（ｄ）に示すように、上層スト
ッパ膜２２及び絶縁膜２８の上面にバー型のレジスト層
３０を形成する。続いて、レジスト層３０をマスクとし
て、反応性イオンエッチングにより絶縁膜２８をパター
ニングする。ストッパ膜２０、２２によりワードライン
１６の形成部分はエッチングされないので、図２（ａ）
に示すように、ビットラインコンタクトプラグのための
ホール３２′とストレージノードコンタクトプラグのた
めのホール３４′が自己整合的に形成される。このと
き、反応性イオンエッチングの際のスパッタリング効果
により上層ストッパ膜２２の表面もエッチングされ段差
が形成される。レジスト層３０を除去すると、上層スト
ッパ膜２２表面に段差があらわれる。
ッパ膜２２及び絶縁膜２８の上面にバー型のレジスト層
３０を形成する。続いて、レジスト層３０をマスクとし
て、反応性イオンエッチングにより絶縁膜２８をパター
ニングする。ストッパ膜２０、２２によりワードライン
１６の形成部分はエッチングされないので、図２（ａ）
に示すように、ビットラインコンタクトプラグのための
ホール３２′とストレージノードコンタクトプラグのた
めのホール３４′が自己整合的に形成される。このと
き、反応性イオンエッチングの際のスパッタリング効果
により上層ストッパ膜２２の表面もエッチングされ段差
が形成される。レジスト層３０を除去すると、上層スト
ッパ膜２２表面に段差があらわれる。
【００３３】次に、図２（ｂ）に示すように、ふっ酸に
よりコンタクト形成の前処理を行うと、エッチングレー
トが高い上層ストッパ膜２２だけが除去されて、表面に
あった段差がなくなる。
よりコンタクト形成の前処理を行うと、エッチングレー
トが高い上層ストッパ膜２２だけが除去されて、表面に
あった段差がなくなる。
【００３４】次に、図２（ｃ）に示すように、リン又は
ヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープ
トポリシリコンからなる導電膜を全面に堆積し、化学機
械研磨により表面を平坦化すると、ビットラインコンタ
クトプラグ３２とストレージノードコンタクトプラグ３
４が形成される。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ビットラインコンタクトプラグ３２同士やス
トレージノードコンタクトプラグ３４同士が短絡するこ
とがない。
ヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープ
トポリシリコンからなる導電膜を全面に堆積し、化学機
械研磨により表面を平坦化すると、ビットラインコンタ
クトプラグ３２とストレージノードコンタクトプラグ３
４が形成される。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ビットラインコンタクトプラグ３２同士やス
トレージノードコンタクトプラグ３４同士が短絡するこ
とがない。
【００３５】次に、図３（ａ）に示すように、図２
（ｃ）の素子基板上に、約２００ｎｍ厚のＢＰＳＧから
なる層間絶縁膜３６を形成する。層間絶縁膜３６上に、
ワードライン１６と直交するように、約６０ｎｍ厚のタ
ングステンからなる導電膜３８を形成する。導電膜３８
はビットラインコンタクトプラグ３２に接続されてい
る。導電膜３８上には、約１５０ｎｍ厚の窒化シリコン
からなる下層ストッパ膜４０を形成し、下層ストッパ膜
４０上には約５０ｎｍ厚の窒化シリコンからなる上層ス
トッパ膜４２を形成する。ふっ酸に対する上層ストッパ
膜４２のエッチングレートは、下層ストッパ膜４０より
も大きい。上層ストッパ膜４２上に、ビットラインを形
成するためのレジスト層４４を形成する。
（ｃ）の素子基板上に、約２００ｎｍ厚のＢＰＳＧから
なる層間絶縁膜３６を形成する。層間絶縁膜３６上に、
ワードライン１６と直交するように、約６０ｎｍ厚のタ
ングステンからなる導電膜３８を形成する。導電膜３８
はビットラインコンタクトプラグ３２に接続されてい
る。導電膜３８上には、約１５０ｎｍ厚の窒化シリコン
からなる下層ストッパ膜４０を形成し、下層ストッパ膜
４０上には約５０ｎｍ厚の窒化シリコンからなる上層ス
トッパ膜４２を形成する。ふっ酸に対する上層ストッパ
膜４２のエッチングレートは、下層ストッパ膜４０より
も大きい。上層ストッパ膜４２上に、ビットラインを形
成するためのレジスト層４４を形成する。
【００３６】次に、図３（ｂ１）、（ｂ２）に示すよう
に、レジスト層４４をマスクとして反応性イオンエッチ
ングにより上層ストッパ膜４２と下層ストッパ膜４０を
パターニングし、続いて、反応性イオンエッチングによ
り導電膜３８をパターニングして、二層構造のストッパ
膜を有するビットライン３８を形成する。ビットライン
３８の幅は約１３０ｎｍであり、ビットライン３８のピ
ッチは約２６０ｎｍである。
に、レジスト層４４をマスクとして反応性イオンエッチ
ングにより上層ストッパ膜４２と下層ストッパ膜４０を
パターニングし、続いて、反応性イオンエッチングによ
り導電膜３８をパターニングして、二層構造のストッパ
膜を有するビットライン３８を形成する。ビットライン
３８の幅は約１３０ｎｍであり、ビットライン３８のピ
ッチは約２６０ｎｍである。
【００３７】次に、図３（ｃ１）、（ｃ２）に示すよう
に、ビットライン３８と下層ストッパ膜４０と上層スト
ッパ膜４２に、約２０ｎｍ厚の窒化シリコンからなるサ
イドウオール膜４５を形成し、ビットライン３８間には
サイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2
からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及
び絶縁膜４６の上面にライン型のレジスト層４８を形成
する。
に、ビットライン３８と下層ストッパ膜４０と上層スト
ッパ膜４２に、約２０ｎｍ厚の窒化シリコンからなるサ
イドウオール膜４５を形成し、ビットライン３８間には
サイドウオール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2
からなる絶縁膜４６を埋め込む。上層ストッパ膜４２及
び絶縁膜４６の上面にライン型のレジスト層４８を形成
する。
【００３８】次に、図４（ａ１）、（ａ２）に示すよう
に、反応性イオンエッチングにより、レジスト層４８を
マスクとして絶縁膜４６をエッチングする。上層ストッ
パ膜４２及び下層ストッパ膜４０によりビットライン３
８の形成部分はエッチングされないので、ストレージノ
ードコンタクトのためのホール５０′が自己整合的に形
成される。このとき、エッチングの際のスパッタリング
効果により上層ストッパ膜４２の表面もエッチングさ
れ、レジスト層４８を除去すると表面に段差があらわれ
る。
に、反応性イオンエッチングにより、レジスト層４８を
マスクとして絶縁膜４６をエッチングする。上層ストッ
パ膜４２及び下層ストッパ膜４０によりビットライン３
８の形成部分はエッチングされないので、ストレージノ
ードコンタクトのためのホール５０′が自己整合的に形
成される。このとき、エッチングの際のスパッタリング
効果により上層ストッパ膜４２の表面もエッチングさ
れ、レジスト層４８を除去すると表面に段差があらわれ
る。
【００３９】次に、図４（ｂ１）、（ｂ２）に示すよう
に、ふっ酸により前処理を行うと、エッチングレートが
高い上層ストッパ膜４２だけが除去されて、表面にあっ
た段差がなくなる。
に、ふっ酸により前処理を行うと、エッチングレートが
高い上層ストッパ膜４２だけが除去されて、表面にあっ
た段差がなくなる。
【００４０】次に、図４（ｃ１）、（ｃ２）に示すよう
に、タングステンからなる導電膜を全面に堆積し、化学
機械研磨により表面を平坦化すると、ストレージノード
コンタクト５０が形成される。ストレージノードコンタ
クト５０は、ストレージノードコンタクトプラグ３４に
接続されている。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
に、タングステンからなる導電膜を全面に堆積し、化学
機械研磨により表面を平坦化すると、ストレージノード
コンタクト５０が形成される。ストレージノードコンタ
クト５０は、ストレージノードコンタクトプラグ３４に
接続されている。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
【００４１】このように本実施形態によれば、ストッパ
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でコンタクトノード間の分離を確実
に行うことができる。
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でコンタクトノード間の分離を確実
に行うことができる。
【００４２】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法について図５乃至図７を用い
て説明する。図５は本実施形態による半導体装置の製造
方法の工程図（その１）であり、図６は本実施形態によ
る半導体装置の製造方法の工程図（その２）であり、図
７は本実施形態による半導体装置の製造方法の工程図
（その３）である。図１乃至４に示す第１実施形態にお
ける構成要素と同一又は同種の構成要素には同じ符号を
付して説明を省略又は簡略にする。
よる半導体装置の製造方法について図５乃至図７を用い
て説明する。図５は本実施形態による半導体装置の製造
方法の工程図（その１）であり、図６は本実施形態によ
る半導体装置の製造方法の工程図（その２）であり、図
７は本実施形態による半導体装置の製造方法の工程図
（その３）である。図１乃至４に示す第１実施形態にお
ける構成要素と同一又は同種の構成要素には同じ符号を
付して説明を省略又は簡略にする。
【００４３】図５（ａ）に示すように、図２（ｃ）の素
子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６
上に、ワードライン１６と直交するように導電膜３８を
形成する。導電膜３８はビットラインコンタクトプラグ
３２に接続されている。導電膜３８上には、約２００ｎ
ｍ厚の窒化シリコンからなるストッパ膜６０を形成す
る。このときには導電膜３８上に形成されたストッパ膜
６０は二層構造ではない。
子基板上に層間絶縁膜３６を形成する。層間絶縁膜３６
上に、ワードライン１６と直交するように導電膜３８を
形成する。導電膜３８はビットラインコンタクトプラグ
３２に接続されている。導電膜３８上には、約２００ｎ
ｍ厚の窒化シリコンからなるストッパ膜６０を形成す
る。このときには導電膜３８上に形成されたストッパ膜
６０は二層構造ではない。
【００４４】次に、図５（ｂ１）、（ｂ２）に示すよう
に、レジスト層４４をマスクとして反応性イオンエッチ
ングによりストッパ膜６０をパターニングし、続いて、
反応性イオンエッチングにより導電膜３８をパターニン
グして、ストッパ膜６０を有するビットライン３８を形
成する。
に、レジスト層４４をマスクとして反応性イオンエッチ
ングによりストッパ膜６０をパターニングし、続いて、
反応性イオンエッチングにより導電膜３８をパターニン
グして、ストッパ膜６０を有するビットライン３８を形
成する。
【００４５】次に、図５（ｃ１）、（ｃ２）に示すよう
に、ビットライン３８とストッパ膜６０に、サイドウオ
ール膜４５を形成し、ビットライン３８間にはサイドウ
オール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる
絶縁膜４６を埋め込む。ストッパ膜６０及び絶縁膜４６
の上面にライン型のレジスト層４８を形成する。
に、ビットライン３８とストッパ膜６０に、サイドウオ
ール膜４５を形成し、ビットライン３８間にはサイドウ
オール膜４５を介して、ＰＥＣＶＤ−ＳｉＯ2からなる
絶縁膜４６を埋め込む。ストッパ膜６０及び絶縁膜４６
の上面にライン型のレジスト層４８を形成する。
【００４６】次に、図６（ａ１）、（ａ２）に示すよう
に、不純物イオンを所定の条件でイオン注入し、続い
て、所定の条件でアニール処理する。この処理によりス
トッパ膜６０の露出した表面が改質し、ストッパ膜６０
表面に約８０ｎｍ厚の改質ストッパ膜６２が形成され
る。これらイオン注入と熱処理により、改質ストッパ膜
６２のふっ酸に対するエッチングレートをストッパ膜６
０よりも小さくする。
に、不純物イオンを所定の条件でイオン注入し、続い
て、所定の条件でアニール処理する。この処理によりス
トッパ膜６０の露出した表面が改質し、ストッパ膜６０
表面に約８０ｎｍ厚の改質ストッパ膜６２が形成され
る。これらイオン注入と熱処理により、改質ストッパ膜
６２のふっ酸に対するエッチングレートをストッパ膜６
０よりも小さくする。
【００４７】このようにするための処理条件の具体例と
しては、ストッパ膜６０を、ＨＣＤ（HexaCloroDisilan
e）／ＮＨ3ソースガスを用い、約６００〜６５０℃での
ＬＰＣＶＤ（Low Pressure Chemical Vopor Depositio
n）により堆積した場合、イオン注入は、（ａ）窒素イ
オンを加速エネルギーを１〜１０ｋｅＶ、ドーズ量を１
Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件か、
（ｂ）アルゴンイオンを加速エネルギーを１〜２０ｋｅ
Ｖ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオ
ン注入条件で行い、アニール処理は、（ａ）窒素雰囲気
中で約６００℃以上のＦＡ（Flash Lamp Annealing）
か、（ｂ）窒素雰囲気中で約８００℃以上のＲＴＡ（Ra
pid Thermal Annealing）で行う。
しては、ストッパ膜６０を、ＨＣＤ（HexaCloroDisilan
e）／ＮＨ3ソースガスを用い、約６００〜６５０℃での
ＬＰＣＶＤ（Low Pressure Chemical Vopor Depositio
n）により堆積した場合、イオン注入は、（ａ）窒素イ
オンを加速エネルギーを１〜１０ｋｅＶ、ドーズ量を１
Ｅ１４〜１Ｅ１６／ｃｍ2とするイオン注入条件か、
（ｂ）アルゴンイオンを加速エネルギーを１〜２０ｋｅ
Ｖ、ドーズ量を１Ｅ１４〜１Ｅ１６／ｃｍ2とするイオ
ン注入条件で行い、アニール処理は、（ａ）窒素雰囲気
中で約６００℃以上のＦＡ（Flash Lamp Annealing）
か、（ｂ）窒素雰囲気中で約８００℃以上のＲＴＡ（Ra
pid Thermal Annealing）で行う。
【００４８】次に、図６（ｂ１）、（ｂ２）に示すよう
に、反応性イオンエッチングによりレジスト層４８をマ
スクとして絶縁膜４６をエッチングする。ストッパ膜６
０によりビットライン３８の形成部分はエッチングされ
ないので、ストレージノードコンタクトのためのホール
５０′が自己整合的に形成される。このとき、エッチン
グの際のスパッタリング効果によりストッパ膜６０表面
の改質ストッパ膜６２の表面もエッチングされ、レジス
ト層４８を除去すると表面に段差があらわれる。
に、反応性イオンエッチングによりレジスト層４８をマ
スクとして絶縁膜４６をエッチングする。ストッパ膜６
０によりビットライン３８の形成部分はエッチングされ
ないので、ストレージノードコンタクトのためのホール
５０′が自己整合的に形成される。このとき、エッチン
グの際のスパッタリング効果によりストッパ膜６０表面
の改質ストッパ膜６２の表面もエッチングされ、レジス
ト層４８を除去すると表面に段差があらわれる。
【００４９】次に、図６（ｃ１）、（ｃ２）に示すよう
に、ふっ酸により前処理を行うと、エッチングレートが
高い改質されていないストッパ膜６０が改質ストッパ膜
６２に対して選択的に除去されて、表面にあった段差が
なくなる。
に、ふっ酸により前処理を行うと、エッチングレートが
高い改質されていないストッパ膜６０が改質ストッパ膜
６２に対して選択的に除去されて、表面にあった段差が
なくなる。
【００５０】次に、図７（ａ１）、（ａ２）に示すよう
に、タングステンからなる導電膜を全面に堆積し、化学
機械研磨により表面を平坦化すると、ストレージノード
コンタクト５０が形成される。ストレージノードコンタ
クト５０は、ストレージノードコンタクトプラグ３４に
接続されている。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
に、タングステンからなる導電膜を全面に堆積し、化学
機械研磨により表面を平坦化すると、ストレージノード
コンタクト５０が形成される。ストレージノードコンタ
クト５０は、ストレージノードコンタクトプラグ３４に
接続されている。表面に段差がないので、化学機械研磨
によって導電膜を平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
【００５１】このように本実施形態によれば、ストッパ
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でコンタクトノード間の分離を確実
に行うことができる。
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でコンタクトノード間の分離を確実
に行うことができる。
【００５２】［第３実施形態］本発明の第３実施形態に
よる半導体装置の製造方法について図８乃至図１１を用
いて説明する。図８は本実施形態による半導体装置の製
造方法の工程図（その１）であり、図９は本実施形態に
よる半導体装置の製造方法の工程図（その２）であり、
図１０は本実施形態による半導体装置の製造方法の工程
図（その３）であり、図１１は本実施形態による半導体
装置の製造方法の工程図（その４）である。図１乃至４
に示す第１実施形態における構成要素と同一又は同種の
構成要素には同じ符号を付して説明を省略又は簡略にす
る。
よる半導体装置の製造方法について図８乃至図１１を用
いて説明する。図８は本実施形態による半導体装置の製
造方法の工程図（その１）であり、図９は本実施形態に
よる半導体装置の製造方法の工程図（その２）であり、
図１０は本実施形態による半導体装置の製造方法の工程
図（その３）であり、図１１は本実施形態による半導体
装置の製造方法の工程図（その４）である。図１乃至４
に示す第１実施形態における構成要素と同一又は同種の
構成要素には同じ符号を付して説明を省略又は簡略にす
る。
【００５３】図８（ａ）に示すように、半導体基板１０
表面に活性領域１２とＳＴＩ領域１４を形成する。半導
体基板１０上にワードライン１６を形成する。ワードラ
イン１６上にコンタクト層１８を介して約１５０ｎｍ厚
の窒化シリコンからなる下層ストッパ膜７０を形成し、
下層ストッパ膜７０上には約５０ｎｍ厚のドープトシリ
コンからなる上層ストッパ膜７２を形成する。ドープト
シリコンはシリコンにリン又はヒ素の不純物を濃度１０
20ｃｍ-3以上ドープしたものであり、ビットラインコン
タクトプラグやストレージノードコンタクトプラグの形
成材料と同じである。なお、不純物をドープしないノン
ドープシリコンにより上層ストッパ膜７２を形成しても
よい。
表面に活性領域１２とＳＴＩ領域１４を形成する。半導
体基板１０上にワードライン１６を形成する。ワードラ
イン１６上にコンタクト層１８を介して約１５０ｎｍ厚
の窒化シリコンからなる下層ストッパ膜７０を形成し、
下層ストッパ膜７０上には約５０ｎｍ厚のドープトシリ
コンからなる上層ストッパ膜７２を形成する。ドープト
シリコンはシリコンにリン又はヒ素の不純物を濃度１０
20ｃｍ-3以上ドープしたものであり、ビットラインコン
タクトプラグやストレージノードコンタクトプラグの形
成材料と同じである。なお、不純物をドープしないノン
ドープシリコンにより上層ストッパ膜７２を形成しても
よい。
【００５４】次に、図８（ｂ）に示すように、ワードラ
イン１６と下層ストッパ膜７０と上層ストッパ膜７２の
側面に窒化シリコンからなるサイドウオール膜２４を形
成する。
イン１６と下層ストッパ膜７０と上層ストッパ膜７２の
側面に窒化シリコンからなるサイドウオール膜２４を形
成する。
【００５５】次に、図８（ｃ）に示すように、ワードラ
イン１６間にコンタクトエッチングストッパ層２６を形
成する。全面にＢＰＳＧからなる絶縁膜２８を形成す
る。続いて、化学機械研磨により絶縁膜２８を平坦化し
て、ワードライン１６間に絶縁膜２８を埋め込む。
イン１６間にコンタクトエッチングストッパ層２６を形
成する。全面にＢＰＳＧからなる絶縁膜２８を形成す
る。続いて、化学機械研磨により絶縁膜２８を平坦化し
て、ワードライン１６間に絶縁膜２８を埋め込む。
【００５６】次に、図８（ｄ）に示すように、上層スト
ッパ膜７２及び絶縁膜２８の上面にバー型のレジスト層
３０を形成する。続いて、レジスト層３０をマスクとし
て、反応性イオンエッチングにより絶縁膜２８をパター
ニングする。ストッパ膜７０、７２によりワードライン
１６の形成部分はエッチングされないので、図９（ａ）
に示すように、ビットラインコンタクトプラグのための
ホール３２′とストレージノードコンタクトプラグのた
めのホール３４′が自己整合的に形成される。このと
き、反応性イオンエッチングの際のスパッタリング効果
により上層ストッパ膜７２の表面もエッチングされてい
る。レジスト層３０を除去すると、上層ストッパ膜７２
表面に段差があらわれる。
ッパ膜７２及び絶縁膜２８の上面にバー型のレジスト層
３０を形成する。続いて、レジスト層３０をマスクとし
て、反応性イオンエッチングにより絶縁膜２８をパター
ニングする。ストッパ膜７０、７２によりワードライン
１６の形成部分はエッチングされないので、図９（ａ）
に示すように、ビットラインコンタクトプラグのための
ホール３２′とストレージノードコンタクトプラグのた
めのホール３４′が自己整合的に形成される。このと
き、反応性イオンエッチングの際のスパッタリング効果
により上層ストッパ膜７２の表面もエッチングされてい
る。レジスト層３０を除去すると、上層ストッパ膜７２
表面に段差があらわれる。
【００５７】次に、図９（ｂ）に示すように、リン又は
ヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープ
トポリシリコンからなる導電膜７４を全面に堆積する。
堆積した導電膜７４と上層ストッパ膜７２は同じ材料な
ので、上層ストッパ膜７２が導電膜７４に埋め込まれて
一体化する。
ヒ素の不純物を濃度１０20ｃｍ-3以上ドープしたドープ
トポリシリコンからなる導電膜７４を全面に堆積する。
堆積した導電膜７４と上層ストッパ膜７２は同じ材料な
ので、上層ストッパ膜７２が導電膜７４に埋め込まれて
一体化する。
【００５８】次に、図９（ｃ）に示すように、化学機械
研磨により導電膜７４の表面を平坦化すると、ビットラ
インコンタクトプラグ３２とストレージノードコンタク
トプラグ３４が形成される。上層ストッパ膜７２が導電
膜７４が同じ材料なので、研磨レートが同じであり、化
学機械研磨によって導電膜を平坦化する際に部分的に導
電膜が残ることなく、ビットラインコンタクトプラグ３
２同士やストレージノードコンタクトプラグ３４同士が
短絡することがない。
研磨により導電膜７４の表面を平坦化すると、ビットラ
インコンタクトプラグ３２とストレージノードコンタク
トプラグ３４が形成される。上層ストッパ膜７２が導電
膜７４が同じ材料なので、研磨レートが同じであり、化
学機械研磨によって導電膜を平坦化する際に部分的に導
電膜が残ることなく、ビットラインコンタクトプラグ３
２同士やストレージノードコンタクトプラグ３４同士が
短絡することがない。
【００５９】次に、図１０（ａ）に示すように、図９
（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間
絶縁膜３６上に、ワードライン１６と直交するようにビ
ットライン３８を形成する。ビットライン３８はビット
ラインコンタクトプラグ３２に接続されている。ビット
ライン３８上には、約１５０ｎｍ厚の窒化シリコンから
なる下層ストッパ膜７６を形成し、下層ストッパ膜７６
上には約５０ｎｍ厚のタングステンからなる上層ストッ
パ膜７８を形成する。上層ストッパ膜７８のタングステ
ンは、ストレージノードコンタクトの形成材料と同じで
ある。
（ｃ）の素子基板上に層間絶縁膜３６を形成する。層間
絶縁膜３６上に、ワードライン１６と直交するようにビ
ットライン３８を形成する。ビットライン３８はビット
ラインコンタクトプラグ３２に接続されている。ビット
ライン３８上には、約１５０ｎｍ厚の窒化シリコンから
なる下層ストッパ膜７６を形成し、下層ストッパ膜７６
上には約５０ｎｍ厚のタングステンからなる上層ストッ
パ膜７８を形成する。上層ストッパ膜７８のタングステ
ンは、ストレージノードコンタクトの形成材料と同じで
ある。
【００６０】次に、図１０（ｂ）に示すように、ビット
ライン３８と下層ストッパ膜７６と上層ストッパ膜７８
にサイドウオール膜４５を形成し、ビットライン３８間
にはサイドウオール膜４５を介して、ＰＥＣＶＤ−Ｓｉ
Ｏ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４
２及び絶縁膜４６の上面にライン型のレジスト層（図示
せず）を形成する。
ライン３８と下層ストッパ膜７６と上層ストッパ膜７８
にサイドウオール膜４５を形成し、ビットライン３８間
にはサイドウオール膜４５を介して、ＰＥＣＶＤ−Ｓｉ
Ｏ2からなる絶縁膜４６を埋め込む。上層ストッパ膜４
２及び絶縁膜４６の上面にライン型のレジスト層（図示
せず）を形成する。
【００６１】続いて、反応性イオンエッチングにより、
レジスト層（図示せず）をマスクとして絶縁膜４６をエ
ッチングする。上層ストッパ膜７８及び下層ストッパ膜
７６によりビットライン３８の形成部分はエッチングさ
れないので、ストレージノードコンタクトのためのホー
ルが自己整合的に形成される。このとき、エッチングの
際のスパッタリング効果により上層ストッパ膜７８の表
面もエッチングされ、図１０（ｃ）に示すように、上層
ストッパ膜７８表面に、レジスト層（図示せず）による
段差があらわれる。
レジスト層（図示せず）をマスクとして絶縁膜４６をエ
ッチングする。上層ストッパ膜７８及び下層ストッパ膜
７６によりビットライン３８の形成部分はエッチングさ
れないので、ストレージノードコンタクトのためのホー
ルが自己整合的に形成される。このとき、エッチングの
際のスパッタリング効果により上層ストッパ膜７８の表
面もエッチングされ、図１０（ｃ）に示すように、上層
ストッパ膜７８表面に、レジスト層（図示せず）による
段差があらわれる。
【００６２】次に、図１０（ｃ）に示すように、約３０
ｎｍ厚のＴｉＮ／Ｔｉからなるバリアメタル層８０を介
してタングステンからなる導電膜８２を全面に堆積す
る。堆積した導電膜８２と上層ストッパ膜７８は同じ材
料のタングステンなので、上層ストッパ膜７８が導電膜
８２に埋め込まれて一体化する。
ｎｍ厚のＴｉＮ／Ｔｉからなるバリアメタル層８０を介
してタングステンからなる導電膜８２を全面に堆積す
る。堆積した導電膜８２と上層ストッパ膜７８は同じ材
料のタングステンなので、上層ストッパ膜７８が導電膜
８２に埋め込まれて一体化する。
【００６３】次に、図１１（ａ）、（ｂ）に示すよう
に、化学機械研磨により表面を平坦化してストレージノ
ードコンタクト５０を形成する。ストレージノードコン
タクト５０は、ストレージノードコンタクトプラグ３４
に接続されている。化学機械研磨の処理において、図１
１（ａ）に示すように、バリアメタル層８０により化学
機械研磨の工程で不連続な部分があらわれるが、上層ス
トッパ膜７８と導電膜８２が同じ材料なので、研磨レー
トが同じであり、平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
に、化学機械研磨により表面を平坦化してストレージノ
ードコンタクト５０を形成する。ストレージノードコン
タクト５０は、ストレージノードコンタクトプラグ３４
に接続されている。化学機械研磨の処理において、図１
１（ａ）に示すように、バリアメタル層８０により化学
機械研磨の工程で不連続な部分があらわれるが、上層ス
トッパ膜７８と導電膜８２が同じ材料なので、研磨レー
トが同じであり、平坦化する際に部分的に導電膜が残る
ことなく、ストレージノードコンタクト５０同士が短絡
することがない。
【００６４】このように本実施形態によれば、ストッパ
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でノード間の分離を確実に行うこと
ができる。
膜上の段差を除去して平坦化したので、化学機械研磨に
より導電膜を平坦化する際に部分的に導電膜が残ること
なく、高い絶縁耐性でノード間の分離を確実に行うこと
ができる。
【００６５】［変形実施形態］本発明の上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００６６】例えば、上記実施例では、導電膜としてタ
ングステン（Ｗ）やドープトポリシリコン（Doped Poly
-Ｓｉ）を用いたが、他の導電材料、例えば、チタン
（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒ
ｕ）、ドープトアモルファスシリコン（Doped a-Ｓｉ）
でもよい。
ングステン（Ｗ）やドープトポリシリコン（Doped Poly
-Ｓｉ）を用いたが、他の導電材料、例えば、チタン
（Ｔｉ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒ
ｕ）、ドープトアモルファスシリコン（Doped a-Ｓｉ）
でもよい。
【００６７】また、半導体装置の製造方法として上述し
た実施形態において記載したものはあくまで例示であっ
て、その他の製造方法であってもよい。
た実施形態において記載したものはあくまで例示であっ
て、その他の製造方法であってもよい。
【００６８】
【発明の効果】以上の通り、本発明によれば、ストッパ
膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の
工程と、ストッパ膜上及び絶縁膜上に形成したマスク層
により絶縁膜をパターニングする第２の工程と、全面に
堆積した第２の導電膜を平坦化して、パターニングされ
た絶縁膜の間に第２の導電膜を埋め込む第３の工程とを
有する半導体装置の製造方法において、ストッパ膜を、
第１の導電膜上に形成された下層ストッパ膜と、下層ス
トッパ膜上に形成された上層ストッパ膜との二層構造と
し、第２の工程において部分的にエッチングされた上層
ストッパ膜を、第２の工程の後に除去するようにしたの
で、セルフアラインコンタクトプロセスを用いても、高
い絶縁耐性でコンタクト間の分離を確実に行うことがで
きる。
膜を有する第１の導電膜の間に絶縁膜を埋め込む第１の
工程と、ストッパ膜上及び絶縁膜上に形成したマスク層
により絶縁膜をパターニングする第２の工程と、全面に
堆積した第２の導電膜を平坦化して、パターニングされ
た絶縁膜の間に第２の導電膜を埋め込む第３の工程とを
有する半導体装置の製造方法において、ストッパ膜を、
第１の導電膜上に形成された下層ストッパ膜と、下層ス
トッパ膜上に形成された上層ストッパ膜との二層構造と
し、第２の工程において部分的にエッチングされた上層
ストッパ膜を、第２の工程の後に除去するようにしたの
で、セルフアラインコンタクトプロセスを用いても、高
い絶縁耐性でコンタクト間の分離を確実に行うことがで
きる。
【図１】本発明の第１実施形態による半導体装置の製造
方法の工程図（その１）である。
方法の工程図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造
方法の工程図（その２）である。
方法の工程図（その２）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法の工程図（その３）である。
方法の工程図（その３）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法の工程図（その４）である。
方法の工程図（その４）である。
【図５】本発明の第２実施形態による半導体装置の製造
方法の工程図（その１）である。
方法の工程図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法の工程図（その２）である。
方法の工程図（その２）である。
【図７】本発明の第２実施形態による半導体装置の製造
方法の工程図（その３）である。
方法の工程図（その３）である。
【図８】本発明の第３実施形態による半導体装置の製造
方法の工程図（その１）である。
方法の工程図（その１）である。
【図９】本発明の第３実施形態による半導体装置の製造
方法の工程図（その２）である。
方法の工程図（その２）である。
【図１０】本発明の第３実施形態による半導体装置の製
造方法の工程図（その３）である。
造方法の工程図（その３）である。
【図１１】本発明の第３実施形態による半導体装置の製
造方法の工程図（その４）である。
造方法の工程図（その４）である。
【図１２】従来の半導体装置の製造方法の工程図（その
１）である。
１）である。
【図１３】従来の半導体装置の製造方法の工程図（その
２）である。
２）である。
【図１４】従来の半導体装置の製造方法の工程図（その
３）である。
３）である。
【図１５】従来の半導体装置の製造方法においてレジス
ト層を除去した状態の断面を示す図である。
ト層を除去した状態の断面を示す図である。
【図１６】従来の半導体装置の製造方法においてストレ
ージノードコンタクトを形成した状態の断面を示す図で
ある。
ージノードコンタクトを形成した状態の断面を示す図で
ある。
１０…半導体基板
１２…活性領域
１４…ＳＴＩ領域
１６…導電膜
１８…コンタクト層
２０…下層ストッパ膜
２２…上層ストッパ膜
２４…レジスト層
２６…コンタクトエッチングストッパ層
２８…絶縁膜
３０…レジスト層
３２…ビットラインコンタクトプラグ
３４…ストレージノードコンタクトプラグ
３６…層間絶縁膜
３８…導電膜
４０…下層ストッパ膜
４２…上層ストッパ膜
４４…レジスト層
４５…サイドウオール層
４６…絶縁膜
４８…レジスト層
５０…ストレージノードコンタクト
６０…ストッパ膜
６２…改質ストッパ膜
７０…下層ストッパ膜
７２…上層ストッパ膜
７４…導電膜
７６…下層ストッパ膜
７８…上層ストッパ膜
８０…バリアメタル層
８２…導電膜
１００…半導体基板
１０２…活性領域
１０４…ＳＴＩ領域
１０６…ワードライン
１０８…コンタクト層
１１０…ストッパ膜
１１２…サイドウオール膜
１１４…コンタクトエッチングストッパ層
１１６…絶縁膜
１１８…レジスト層
１２０…ビットラインコンタクトプラグ
１２２…ストレージノードコンタクトプラグ
１２４…層間絶縁膜
１２６…ビットライン
１２８…ストッパ膜
１２９…サイドウオール膜
１３０…絶縁膜
１３２…レジスト層
１３４…ストレージノードコンタクト
フロントページの続き
Ｆターム(参考） 5F033 HH04 HH19 JJ04 JJ05 JJ07
JJ18 JJ19 JJ33 KK01 LL04
MM05 NN06 NN07 QQ08 QQ09
QQ10 QQ13 QQ19 QQ24 QQ25
QQ35 QQ37 QQ48 QQ60 QQ61
QQ64 QQ74 QQ78 QQ82 RR04
RR06 RR15 SS01 SS02 SS03
SS13 SS15 TT08 VV06 XX01
XX31
5F083 AD21 JA38 JA39 JA40 MA02
NA01 NA08 PR34 PR36 PR40
Claims (5)
- 【請求項１】 ストッパ膜を有する第１の導電膜の間に
絶縁膜を埋め込む第１の工程と、前記ストッパ膜上及び
前記絶縁膜上に形成したマスク層により前記絶縁膜をパ
ターニングする第２の工程と、全面に堆積した第２の導
電膜を平坦化して、パターニングされた前記絶縁膜の間
に前記第２の導電膜を埋め込む第３の工程とを有する半
導体装置の製造方法であって、 前記ストッパ膜を、前記第１の導電膜上に形成された下
層ストッパ膜と、前記下層ストッパ膜上に形成された上
層ストッパ膜との二層構造とし、 前記第２の工程において部分的にエッチングされた前記
上層ストッパ膜を、前記第２の工程の後に除去すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記上層ストッパ膜のウエットエッチングレートを、前
記下層ストッパ膜のウエットエッチングレートよりも大
きくすることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記上層ストッパ膜の成膜温度を前記下層ストッパ膜の
成膜温度よりも低くすることを特徴とする半導体装置の
製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記ストッパ膜の表面を改質することにより、前記上層
ストッパ膜を形成することを特徴とする半導体装置の製
造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記上層ストッパ膜の研磨レートを、前記第２の導電膜
の研磨レートとほぼ同等にし、 前記第３の工程において前記第２の導電膜を研磨により
平坦化する際に、前記上層ストッパ膜を除去することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070802A JP4475859B2 (ja) | 2002-03-14 | 2002-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002070802A JP4475859B2 (ja) | 2002-03-14 | 2002-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273243A true JP2003273243A (ja) | 2003-09-26 |
| JP4475859B2 JP4475859B2 (ja) | 2010-06-09 |
Family
ID=29201273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002070802A Expired - Lifetime JP4475859B2 (ja) | 2002-03-14 | 2002-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4475859B2 (ja) |
-
2002
- 2002-03-14 JP JP2002070802A patent/JP4475859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4475859B2 (ja) | 2010-06-09 |
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