JP3288246B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Description
造方法に関し、とくに外部からの水分の進入に対するバ
リア膜を形成した半導体装置とその製造方法に関する。
は、2次的スロートラップという現象が問題となってき
ている。(以降の文章中でスロートラップとは2次的ス
ロートラップのことを指す。参考文献”N.Noyor
i et al:Secondary slow tr
apping−A new moisture ind
uced instability phenomen
on in scaled CMOS device
s,20th Ann.Proc.Internati
onal Reliability Physics
Symposium,pp.113−121,198
2.”参照。) スロートラップとは、層間絶縁膜中に含まれる水分に起
因し、トランジスタのVt等の特性が経時変化を起こす
現象である。その対策として、窒化膜等の水分に対する
バリア性の良い膜を形成して外部からの水分の進入を防
ぐことによりスロートラップの発生を防いでいる。
の技術を説明する。
ば図5のように配線工程終了後に窒化膜31を形成する
と、シリコン基板11と窒化膜31との間に酸化膜等の
他の層間絶縁膜(図5中の41、82、92、102、
112)が厚く存在することになりその中に含まれる水
分によりスロートラップが発生してしまう。図5では4
層配線の場合を示したが、今後微細化及び高集積化が進
むとさらに多層配線が必要となるため、バリア膜を配線
工程終了後に形成することはスロートラップ対策として
意味をなさなくなる。
形成直後に窒化膜31を形成すればシリコン基板11と
窒化膜31の間には他の層間絶縁膜は存在しないが、こ
の場合ソース・ドレイン拡散層の領域でシリコン基板1
1上に直接、窒化膜31が形成されるため、窒化膜形成
時の応力やシリコン界面に準位が発生することによりリ
ーク電流の増大等の問題が発生してしまう。
成後に応力緩和のために下敷き酸化膜21を形成しその
上に窒化膜31を形成する方法が採用されている。また
窒化膜31を形成する代わりに下敷き酸化膜形成後に窒
素イオン注入を行い酸化膜表面を窒化させてバリア膜と
する方法もある。
明する。
されたシリコン基板11上に応力緩和のために下敷き酸
化膜21を形成する。このとき下敷き酸化膜21の厚さ
は、その上に形成する窒化膜の厚さにもよるが100〜
500Å程度の厚さで有れば十分に応力緩和の役割を果
たすことが出来る。その上に水分の進入に対するバリア
膜として窒化膜31を50〜500Åの厚さで形成す
る。また窒化膜31を形成する代わりに下敷き酸化膜形
成後に窒素イオン注入を行い酸化膜表面を窒化させてバ
リア膜とする方法もある。
1を8000〜15000Å程度の厚さで形成する。
開孔を行い、コンタクトのオーミック接合をとるためN
型拡散層上のコンタクトにはN型のドーパントを、P型
拡散層上のコンタクトにはP型のドーパントをそれぞれ
高濃度に注入するが、開孔直後に注入を行うとシリコン
表面に格子欠陥が発生しリーク等の原因となる。
1の保護膜61を形成したあとに上記の高濃度コンタク
ト注入を行っている。このとき保護膜61としてはプラ
ズマCVD酸化膜等で100〜300Å程度形成され
る。ところがプラズマCVD酸化膜はカバレッジが悪い
ため、コンタクト側壁部の膜厚はうすくなり、特にコン
タクトの底部近くの側壁にはほとんど酸化膜は形成され
ていない状態となる。
護膜61を除去する。
ンタクト抵抗を下げるために酸化膜ウェットエッチを行
ったのが図9(a)である。酸化膜ウェットエッチとし
ては、H20:HF=30:1 の溶液にNH4F を緩衝
剤として添加したエッチング(以下130BHFと記
す)で30秒程度行われる。このとき保護膜61はコン
タクト底部の側壁にはほとんど付いていない状態である
ためコンタクトの側壁がエッチングされるが、窒化膜3
1はエッチングされないためコンタクト51の内部に窒
化膜のひさし32が形成される。上記エッチング時間だ
と窒化膜のひさし32の突きだし量は約300Å程度と
なる。
コンタクト埋設金属とシリコン基板の反応を防ぐための
バリアメタル71をスパッタで形成するが、このとき前
述の窒化膜のひさし32の下側部分にはスパッタのバリ
ア膜は形成されない。
タクト内部の形状を模式化したのが図10である。すな
わちコンタクトの深さをA、コンタクトの直径をB、下
敷き酸化膜の厚さをC、窒化膜のひさしの突き出し量を
Dとしたとき、 tan-1(B/A)>tan-1((B−D)/(A−
C)) の関係となっていることがわかる。
Å、コンタクトの直径をB=5000Å、下敷き酸化膜
の厚さをC=500Å、窒化膜のひさしの突き出し量を
D=300Åとしたとき、 tan-1(B/A)=0.5292 tan-1((B−D)/(A−C))=0.5285 となり上記関係を満足する。今後ますます微細化が進
み、コンタクトサイズが縮小されるとこの傾向が強ま
る。
は、図9(b)のように窒化膜のひさし32により出来
るのひさしの陰33がコンタクト底部のシリコン基板上
にも発生し、その部分ではバリアメタル71がスパッタ
されずシリコン基板11が露出したままの状態となる。
81金属を形成するか、図11(b)ようにコンタクト
内部を埋め込む埋設金属52を形成する。このときコン
タクト底部のシリコン基板11上の窒化膜のひさしの陰
33の部分はバリア膜71が形成されずシリコンがむき
出しとなっているため、その後の熱処理等で第1層配線
81金属またはコンタクト埋設金属52とシリコン基板
11が反応してしまう。例えば第1層配線81金属がア
ルミニウムあるいはアルミニウム合金の場合は、シリコ
ンとアルミニウムが反応してアロイスパイクが発生しリ
ークの原因となる。また埋設金属52形成にはWF4 ガ
スを用いた気相反応を利用してWを形成しているが、バ
リア膜が形成されていない部分ではシリコンとFが反応
してしまい、コンタクト底部にシリコン基板のやられ3
4が発生しリーク等の原因となる。
す手段の1例が、特開平3−208367号公報に開示
されている。この例での窒化膜はポリシリキャパシタの
誘電膜として形成される物であるが、この例のように必
要な部分のみ窒化膜を残し、コンタクト開ロ部分の窒化
膜を除去してしまえば、窒化膜のひさしは発生しない。
しかしながら、工程が増加および複雑化すること、さら
に水分のっバリア膜として窒化膜を使用する場合は、窒
化膜を除去した面積が大きくなるとバリア膜としての機
能を果たさなくなる等の問題点も多く、実用的ではない
といえる。
技術は、以下の問題点がある。
基板上に出来てしまうため、コンタクト内部の窒化膜の
ひきしの陰の部分にはバリアメタルがスパッタされず、
シリコン基板が露出して配線金属あるいはコンタクト埋
設金属と直接接触し、リーク等の原因となる不具合が発
生し信頼性が低下するという問題点である。
対するバリア膜を形成した半導体装置とその製造方法に
おいて、コンタクト内部のバリア膜のひさしによるシリ
コン基板の露出の発生を防ぎ、信頼性の低下を防止する
半導体装置とその製造方法を提供することにある。
シリコン基板上に下敷き酸化膜を介して形成された外部
からの水分の進入に対するバリア膜と前記バリア膜上に
形成された層間膜を有する半導体装置であって、前記下
敷き酸化膜の厚さが1000〜15000オングストロ
ームであり、前記下敷き酸化膜と前記バリア膜と前記層
間膜とを開孔したコンタクトを有し、前記コンタクトに
は前記バリア膜のひさしがあり、前記コンタクト内のシ
リコン基板上にスパッター法で形成されたバリアメタル
を介して配線金属またはコンタクト埋設金属を有し、前
記コンタクトの深さをA、前記コンタクトの直径をB、
前記バリア膜と前記シリコン基板との間に形成される前
記下敷き酸化膜の厚さをC、前記シリコン基板上の自然
酸化膜を除去しコンタクト抵抗を下げるために行う酸化
膜ウェットエッチング時に前記コンタクト内部に形成さ
れる前記バリア膜の前記ひさしの突き出し量をDとした
とき(D>0)、 tan -1 (B/A)<tan -1 ((B−D)/(A−C)) の関係を有することを特徴とする。
ア膜が、窒化膜または前記下敷き酸化膜表面に窒素イオ
ン注入を行って形成した膜であることを特徴とする。
ン基板上に、下敷き酸化膜を介して形成された外部から
の水分の進入に対するバリア膜と、層間膜と、コンタク
トとを有する半導体装置の製造方法であって、前記シリ
コン基板上に、前記下敷き酸化膜と前記バリア膜と前記
層間膜を形成し、前記下敷き酸化膜の厚さが1000〜
15000オングストロームであり、前記下敷き酸化膜
と前記バリア膜と前記層間膜を開孔し、前記シリコン基
板に到達するコンタクトを形成し、前記コンタクトにバ
リアメタルを形成する前に前記シリコン基板上の自然酸
化膜を除去するウェットエッチングを行い、このとき前
記バリア膜のひさしを形成し、前記コンタクトの深さを
A、前記コンタクトの直径をB、前記バリア膜と前記シ
リコン基板との間に形成される前記下敷き酸化膜の厚さ
をC、前記シリコン基板上の自然酸化膜を除去しコンタ
クト抵抗を下げるために行う酸化膜ウェットエッチング
時に前記コンタクト内部に形成される前記バリア膜の前
記ひさしの突き出し量をDとしたとき(D>0)、 tan -1 (B/A)<tan -1 ((B−D)/(A−C)) の関係を有し、前記バリア膜のひさしがある状態で前記
コンタクトの内部に前記バリアメタルをスパッター法で
形成して前記コンタクト内のシリコン基板が露出するこ
とがないように前記バリアメタルを形成し、そのあと前
記コンタクト内に配線金属またはコンタクト埋設金属を
形成することを特徴とする。
バリアメタルスパッタ時にバリア膜のひさしの陰によっ
てコンタクト底部のシリコン基板が露出するのを防ぐこ
とができる。
図面を参照して説明する。
が形成されたシリコン基板11上に応力緩和のために下
敷き酸化膜21を形成する。応力緩和の目的だけであれ
ば、従来例のように100〜500Å程度の厚さでよい
が、本発明の関係式を満たしかつ下敷き酸化膜自体に含
まれている水分によってスロートラップが発生しない膜
厚で形成する必要がある。これらの条件を満たす下敷き
酸化膜21の厚さは、1000〜15000Åとなる。
その上に外部からの水分の進入に対するバリア膜30を
窒化膜等で形成する。窒化膜の場合は50〜500Å程
度の厚さとなる。また窒化膜を形成する代わりに下敷き
酸化膜形成後に窒素イオン注入を行い酸化膜表面を窒化
させてバリア膜とする方法もある。
を8000〜15000Åの厚さで形成する。ただし下
敷き酸化膜21を厚く形成した場合は下地層間膜41は
形成されない場合もある。
開孔を行い、さらに図2(a)のようにシリコン基板1
1の保護膜61を形成したあとにコンタクトのオーミッ
ク接合をとるためN型拡散層上のコンタクトにはN型の
ドーパントを、P型拡散層上のコンタクトにはP型のド
ーパントをそれぞれ高濃度に注入する。このとき保護膜
61としてはプラズマCVD酸化膜等を200〜500
Åの厚さで形成する。次に図2(b)のように異方性エ
ッチで保護膜61を除去する。
ンタクト抵抗を下げるために酸化膜ウェットエッチを行
ったのが図3(a)である。このときバリア膜30はエ
ッチングされないためコンタクト51の内部にパリア膜
のひさし32が形成される。
したのが図3(b)である。すなわちコンタクトの深さ
をA、コンタクトの直径をB、下敷き酸化膜の厚さを
C、バリア膜のひさしの突き出し量をDとしたとき、 tan-1(B/A)<tan-1((B−D)/(A−
C)) の関係となるように下敷き酸化膜厚及びコンタクトの深
さを決定する。(コンタクトの直径は設計時に決定され
ており、またバリア膜のひさしの突き出し量は酸化膜ウ
ェットエッチ量で決定されるため、製造プロセス上での
変更の自由度は小さい。) 上記関係式が成り立つとき、バリア膜のひさしの陰33
はコンタクト側壁部にのみ発生し、その後のバリアメタ
ルスパッタ時にシリコン基板11が露出することはな
い。
クト埋設金属とシリコン基板の反応を防ぐためのバリア
メタル71をスパッタで形成する。バリアメタルとして
はTiまたはTiNまたはそれらの複合膜を500〜3
000Åの厚さで形成する。このとき前述のバリア膜の
ひさしの陰33部分にはスパッタのバリアメタルは形成
されないがシリコン基板11は露出しない。
3(b)を参照して説明する。本発明のコンタクト内部
の形状を模式化したのが図3(b)である。
装置は、コンタクトの深さをA、コンタクトの直径を
B、下敷き酸化膜の厚さをC、バリア膜のひさしの突き
出し量をDとしたとき、 tan-1(B/A)<tan-1((B−D)/(A−
C)) の関係を有している。そのため窒化膜のひさしの陰33
はコンタクト側壁部にのみ発生し、その後のバリアメタ
ルスパッタ時にシリコン基板11が露出することはな
い。
て説明する。本発明は、図1(a)のように半導体素子
が形成されたシリコン基板11上に応力緩和のために下
敷き酸化膜21を約1500Åの厚さで形成しその上に
外部からの水分の進入に対するバリア膜として窒化膜3
0を約200Åの厚さで形成する。
をBPSG膜で約10000Åの厚さで形成する。
のコンタクト51の開孔を行い、さらに図2(a)のよ
うにシリコン基板11の保護膜61を形成したあとにコ
ンタクトのオーミック接合をとるためN型拡散層上のコ
ンタクトにはN型のドーパントを、P型拡散層上のコン
タクトにはP型のドーパントをそれぞれ高濃度に注入す
る。このとき保護膜60としてはプラズマCVD酸化膜
を250Åの厚さで形成する。
護膜61を除去する。
ンタクト抵抗を下げるためにウェット酸化膜エッチを1
30BHFで30秒行ったのが図3(a)である。この
とき窒化膜はエッチングされないためコンタクト51の
内部に窒化膜のひさし32が形成される。この場合ひさ
しの突き出し量は約300Å程度となる。
したのが図3(b)である。本実施例ではコンタクトの
深さA=11700Å、コンタクトの直径B=6000
Å、下敷き酸化膜の厚さC=1500Å、バリア膜のひ
さしの突き出し量D=300Åとなっており、 tan-1(B/A)=0.4739 tan-1((B−D)/(A−C))=0.5096 となり tan-1(B/A)<tan-1((B−D)/(A−
C)) の関係を満足している。よってバリア膜のひさしの陰3
3はコンタクト側壁部にのみ発生し、その後のバリアメ
タルスパッタ時にシリコン基板11が露出することはな
い。
クト埋設金属とシリコン基板の反応を防ぐためのバリア
メタル71をスパッタで形成する。バリアメタルとして
はTiを約500Åさらにその上にTiNを約1500
Åの厚さで形成する。
(b)を参照して説明する。
たのが図3(b)である。
1700Å、コンタクトの直径B=6000Å、下敷き
酸化膜の厚さC=1500Å、バリア膜のひさしの突き
出し量D=300Åとなっており、 tan-1(B/A)=0.4739 tan-1((B−D)/(A−C))=0.5096 となり tan-1(B/A)<tan-1((B−D)/(A−
C)) の関係を満足している。よってバリア膜のひさしの陰3
3はコンタクト側壁部にのみ発生し、その後のバリアメ
タルスパッタ時にシリコン基板11が露出することはな
い。
トの深さをA、コンタクトの直径をB、下敷き酸化膜の
厚さをC、バリア膜のひさしの突き出し量をDとしたと
き、 tan-1(B/A)<tan-1((B−D)/(A−
C)) という関係を有しており、バリア膜のひさしの影がコン
タクト底部のシリコン基板上に存在しないため、バリア
膜のひさしの陰によりバリアメタルスパッタ時にコンタ
クト底部のシリコン基板が露出することはなく、よって
信頼性が低下することはないという効果がある。
順の断面図である。
順の断面図である。
図である。 (b)本発明の構造上の特徴を示した模式図である。
る。
リア膜を形成する場合の種々の構造における問題点を説
明するための断面図である。
進入に対するバリア膜を形成する場合の種々の構造にお
ける問題点を説明するための断面図である。
面図である。
面図である。
面図である。
である。
を示した断面図である。
Claims (3)
- 【請求項1】シリコン基板上に下敷き酸化膜を介して形
成された外部からの水分の進入に対するバリア膜と前記
バリア膜上に形成された層間膜を有する半導体装置であ
って、前記下敷き酸化膜の厚さが1000〜15000
オングストロームであり、 前記下敷き酸化膜と前記バリア膜と前記層間膜とを開孔
したコンタクトを有し、前記コンタクトには前記バリア
膜のひさしがあり、前記コンタクト内のシリコン基板上
にスパッター法で形成されたバリアメタルを介して配線
金属またはコンタクト埋設金属を有し、 前記コンタクトの深さをA、前記コンタクトの直径を
B、前記バリア膜と前記シリコン基板との間に形成され
る前記下敷き酸化膜の厚さをC、前記シリコン基板上の
自然酸化膜を除去しコンタクト抵抗を下げるために行う
酸化膜ウェットエッチング時に前記コンタクト内部に形
成される前記バリア膜の前記ひさしの突き出し量をDと
したとき(D>0)、 tan-1(B/A)<tan-1((B−D)/(A−C)) の関係を有することを特徴とする半導体装置。 - 【請求項2】前記外部からの水分の進入に対するバリア
膜が、窒化膜または前記下敷き酸化膜表面に窒素イオン
注入を行って形成した膜であることを特徴とする請求項
1に記載の半導体装置。 - 【請求項3】シリコン基板上に、下敷き酸化膜を介して
形成された外部からの水分の進入に対するバリア膜と、
層間膜と、コンタクトとを有する半導体装置の製造方法
であって、前記シリコン基板上に、前記下敷き酸化膜と
前記バリア膜と前記層間膜を形成し、前記下敷き酸化膜の厚さが1000〜15000オング
ストロームであり、 前記下敷き酸化膜と前記バリア膜と前記層間膜を開孔
し、前記シリコン基板に到達するコンタクトを形成し、
前記コンタクトにバリアメタルを形成する前に前記シリ
コン基板上の自然酸化膜を除去するウェットエッチング
を行い、このとき前記バリア膜のひさしを形成し、 前記コンタクトの深さをA、前記コンタクトの直径を
B、前記バリア膜と前記シリコン基板との間に形成され
る前記下敷き酸化膜の厚さをC、前記シリコン基板上の
自然酸化膜を除去しコンタクト抵抗を下げるために行う
酸化膜ウェットエッチング時に前記コンタクト内部に形
成される前記バリア膜の前記ひさしの突き出し量をDと
したとき(D>0)、 tan-1(B/A)<tan-1((B−D)/(A−C)) の関係を有し、前記バリア膜のひさしがある状態で前記
コンタクトの内部に前記バリアメタルをスパッター法で
形成して前記コンタクト内のシリコン基板が露出するこ
とがないように前記バリアメタルを形成し、そのあと前
記コンタクト内に配線金属またはコンタクト埋設金属を
形成することを特徴とする半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06988897A JP3288246B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置および半導体装置の製造方法 |
KR1019980007276A KR100304686B1 (ko) | 1997-03-24 | 1998-03-05 | 수분침투를방지하는장벽막을갖는반도체장치 |
CN98101046A CN1083619C (zh) | 1997-03-24 | 1998-03-20 | 具有防潮隔膜的半导体器件 |
EP98105244A EP0867936B1 (en) | 1997-03-24 | 1998-03-23 | Semiconductor device having a barrier film for preventing penetration of moisture |
DE69823909T DE69823909T2 (de) | 1997-03-24 | 1998-03-23 | Halbleiteranordnung mit einer Sperrschicht zum Verhindern von Feuchtigkeitsdurchdringung |
US09/045,875 US6111320A (en) | 1997-03-24 | 1998-03-23 | Semiconductor device having a barrier film for preventing penetration of moisture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06988897A JP3288246B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10270549A JPH10270549A (ja) | 1998-10-09 |
JP3288246B2 true JP3288246B2 (ja) | 2002-06-04 |
Family
ID=13415730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06988897A Expired - Fee Related JP3288246B2 (ja) | 1997-03-24 | 1997-03-24 | 半導体装置および半導体装置の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6111320A (ja) |
EP (1) | EP0867936B1 (ja) |
JP (1) | JP3288246B2 (ja) |
KR (1) | KR100304686B1 (ja) |
CN (1) | CN1083619C (ja) |
DE (1) | DE69823909T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP6767302B2 (ja) | 2017-04-14 | 2020-10-14 | 東京エレクトロン株式会社 | 成膜方法 |
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JPS60202943A (ja) * | 1984-03-28 | 1985-10-14 | Hitachi Ltd | 絶縁膜の形成方法 |
JP2751181B2 (ja) * | 1988-02-20 | 1998-05-18 | ソニー株式会社 | 半導体装置の製法 |
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1997
- 1997-03-24 JP JP06988897A patent/JP3288246B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-05 KR KR1019980007276A patent/KR100304686B1/ko not_active IP Right Cessation
- 1998-03-20 CN CN98101046A patent/CN1083619C/zh not_active Expired - Fee Related
- 1998-03-23 EP EP98105244A patent/EP0867936B1/en not_active Expired - Lifetime
- 1998-03-23 US US09/045,875 patent/US6111320A/en not_active Expired - Lifetime
- 1998-03-23 DE DE69823909T patent/DE69823909T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0867936A2 (en) | 1998-09-30 |
CN1194468A (zh) | 1998-09-30 |
DE69823909D1 (de) | 2004-06-24 |
CN1083619C (zh) | 2002-04-24 |
EP0867936B1 (en) | 2004-05-19 |
KR19980079938A (ko) | 1998-11-25 |
JPH10270549A (ja) | 1998-10-09 |
DE69823909T2 (de) | 2005-06-09 |
US6111320A (en) | 2000-08-29 |
EP0867936A3 (en) | 2000-06-28 |
KR100304686B1 (ko) | 2001-11-02 |
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