JP3180783B2 - 半導体装置の製造方法、及び、半導体装置 - Google Patents
半導体装置の製造方法、及び、半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、及び、半導体装置に関し、特に、外部から水素の
侵入を防止する半導体装置の製造方法、及び、半導体装
置に関する。
方法、及び、半導体装置に関し、特に、外部から水素の
侵入を防止する半導体装置の製造方法、及び、半導体装
置に関する。
【０００２】
【従来の技術】シリコン基板にアナログ回路を形成した
半導体装置では、回路の大規模化、複雑化が進むにつれ
て、容量の大容量化及び高精度化が強く望まれている。
大容量化には、誘電膜の高誘電率化、薄膜化が検討され
ている。一方、高精度化には、容量の上部、下部の電極
に電圧をかけたとき、電圧の大きさによって容量値がど
う変化するか、というバイアス依存性の低減が検討され
ている。このバイアス依存性の低減には、上部電極及び
下部電極への電圧印加によって生じる空乏層の幅を低減
することが必要である。
半導体装置では、回路の大規模化、複雑化が進むにつれ
て、容量の大容量化及び高精度化が強く望まれている。
大容量化には、誘電膜の高誘電率化、薄膜化が検討され
ている。一方、高精度化には、容量の上部、下部の電極
に電圧をかけたとき、電圧の大きさによって容量値がど
う変化するか、というバイアス依存性の低減が検討され
ている。このバイアス依存性の低減には、上部電極及び
下部電極への電圧印加によって生じる空乏層の幅を低減
することが必要である。
【０００３】容量の電極は、高濃度の不純物をドーピン
グされたシリコン拡散層又は多結晶シリコンで形成され
る。ドーピングする不純物濃度を高くすると、空乏層が
広がりにくくなり、バイアス依存性は減少する。上記空
乏層の広がりをさらに抑えるため、メタル容量では、ゲ
ート電極に使用されるＷＳｉ（タングステンシリサイ
ド）が容量の電極にも使用され、上記のバイアス依存性
は、０．０５％／Ｖ以下にまで抑えられている。
グされたシリコン拡散層又は多結晶シリコンで形成され
る。ドーピングする不純物濃度を高くすると、空乏層が
広がりにくくなり、バイアス依存性は減少する。上記空
乏層の広がりをさらに抑えるため、メタル容量では、ゲ
ート電極に使用されるＷＳｉ（タングステンシリサイ
ド）が容量の電極にも使用され、上記のバイアス依存性
は、０．０５％／Ｖ以下にまで抑えられている。
【０００４】一方、ＭＯＳトランジスタの長期信頼性を
保証するためには、ホットキャリア耐性を強化するこ
と、即ち、ホットキャリアによるトランジスタの特性変
動を小さくすることが重要になる。この特性変動は、ホ
ットキャリアがゲート酸化膜中にトラップされることに
よって生じる。ホットキャリアのゲート酸化膜中へのト
ラップは、ゲート酸化膜中のＳｉ-Ｈ結合が多いほど活
発になる。従って、水素（Ｈ）がゲート酸化膜中へなる
べく供給されないようにしなければならない。
保証するためには、ホットキャリア耐性を強化するこ
と、即ち、ホットキャリアによるトランジスタの特性変
動を小さくすることが重要になる。この特性変動は、ホ
ットキャリアがゲート酸化膜中にトラップされることに
よって生じる。ホットキャリアのゲート酸化膜中へのト
ラップは、ゲート酸化膜中のＳｉ-Ｈ結合が多いほど活
発になる。従って、水素（Ｈ）がゲート酸化膜中へなる
べく供給されないようにしなければならない。
【０００５】図７は、上記のメタル容量及びＭＯＳトラ
ンジスタ（Ｎチャンネル型トランジスタ）が形成され
た、従来の半導体装置の構成を示す図である。また、半
導体装置には、図７に示すように、Ｎチャンネル型トラ
ンジスタ（Ｎｃｈ−Ｔｒ）とメタル容量以外のデバイス
（図示せず）の電極に接続されているゲートポリサイド
配線が形成されている。
ンジスタ（Ｎチャンネル型トランジスタ）が形成され
た、従来の半導体装置の構成を示す図である。また、半
導体装置には、図７に示すように、Ｎチャンネル型トラ
ンジスタ（Ｎｃｈ−Ｔｒ）とメタル容量以外のデバイス
（図示せず）の電極に接続されているゲートポリサイド
配線が形成されている。
【０００６】Ｎｃｈ−Ｔｒのゲート電極は、シリコン基
板１００上に形成された膜厚７〜２０ｎｍのゲート酸化
膜７０上に形成されている。メタル容量の下部電極とゲ
ートポリサイド配線は、シリコン基板１００に形成され
たフィールド酸化膜４０上に形成されている。また、メ
タル容量の容量絶縁膜及び上部電極は、下部電極上に積
層されて形成されている。
板１００上に形成された膜厚７〜２０ｎｍのゲート酸化
膜７０上に形成されている。メタル容量の下部電極とゲ
ートポリサイド配線は、シリコン基板１００に形成され
たフィールド酸化膜４０上に形成されている。また、メ
タル容量の容量絶縁膜及び上部電極は、下部電極上に積
層されて形成されている。
【０００７】なお、Ｎｃｈ−Ｔｒの電極、ゲートポリサ
イド配線、及び、メタル容量の下部電極は、エッチング
によって同一の膜から形成される。また、ゲート酸化膜
７０中へ水素が入り込むのを防ぐため、ＬＰＣＶＤ（Lo
wPressure Chemical Vapor Deposition）によってＳｉ
３Ｎ４の窒化膜を層間窒化膜１６０として、デバイス形
成直後に全体を覆うように形成する。
イド配線、及び、メタル容量の下部電極は、エッチング
によって同一の膜から形成される。また、ゲート酸化膜
７０中へ水素が入り込むのを防ぐため、ＬＰＣＶＤ（Lo
wPressure Chemical Vapor Deposition）によってＳｉ
３Ｎ４の窒化膜を層間窒化膜１６０として、デバイス形
成直後に全体を覆うように形成する。
【０００８】その後、ＢＰＳＧ（Borophosphosilicate
galss ）膜１７０を層間窒化膜１６０上に積層して形成
し、その表面をＣＭＰ（Chemical Mechanical Polishin
g ）によって、シリコン基板１００からの高さが約１μ
ｍとなるように削って平坦にする。そして、各電極上に
コンタクトホールを形成し、メタル電極１９をドライエ
ッチングにより形成する。
galss ）膜１７０を層間窒化膜１６０上に積層して形成
し、その表面をＣＭＰ（Chemical Mechanical Polishin
g ）によって、シリコン基板１００からの高さが約１μ
ｍとなるように削って平坦にする。そして、各電極上に
コンタクトホールを形成し、メタル電極１９をドライエ
ッチングにより形成する。
【０００９】
【発明が解決しようとする課題】上記の半導体装置で
は、図７に示すように、メタル容量とゲートポリサイド
配線は、フィールド酸化膜４０上に形成されているの
で、Ｎｃｈ−Ｔｒに比べてシリコン基板１００からの高
さが高い。さらに、メタル容量は、ゲートポリサイド配
線に比べて容量絶縁膜及び上部電極の分だけ高くなる。
従って、層間窒化膜１６０のシリコン基板１からの高さ
は、メタル容量部で最も高くなる。従って、ＢＰＳＧ膜
１７０をＣＭＰで削る際、メタル容量最上部の層間窒化
膜１６０を一緒に削ってしまう場合があるという問題が
ある。
は、図７に示すように、メタル容量とゲートポリサイド
配線は、フィールド酸化膜４０上に形成されているの
で、Ｎｃｈ−Ｔｒに比べてシリコン基板１００からの高
さが高い。さらに、メタル容量は、ゲートポリサイド配
線に比べて容量絶縁膜及び上部電極の分だけ高くなる。
従って、層間窒化膜１６０のシリコン基板１からの高さ
は、メタル容量部で最も高くなる。従って、ＢＰＳＧ膜
１７０をＣＭＰで削る際、メタル容量最上部の層間窒化
膜１６０を一緒に削ってしまう場合があるという問題が
ある。
【００１０】さらに、メタル電極１９をドライエッチン
グで形成する際、約１００ｎｍほどＢＰＳＧ膜１７０を
削るため、さらにメタル容量部の層間窒化膜１６０を削
ってしまう場合がある。以上のようにして層間窒化膜１
６０が削られると、この削れた部分から水素がゲート酸
化膜７０中に侵入し、ＭＯＳトランジスタの特性を変動
させるという問題がある。
グで形成する際、約１００ｎｍほどＢＰＳＧ膜１７０を
削るため、さらにメタル容量部の層間窒化膜１６０を削
ってしまう場合がある。以上のようにして層間窒化膜１
６０が削られると、この削れた部分から水素がゲート酸
化膜７０中に侵入し、ＭＯＳトランジスタの特性を変動
させるという問題がある。
【００１１】上記のように層間窒化膜１６０を削ってし
まわないようにするために、ＢＰＳＧ膜１７０を厚く形
成した場合、メタル容量以外のデバイスでは、ＢＰＳＧ
膜１７０が無駄に厚くなってしまうという問題がある。
まわないようにするために、ＢＰＳＧ膜１７０を厚く形
成した場合、メタル容量以外のデバイスでは、ＢＰＳＧ
膜１７０が無駄に厚くなってしまうという問題がある。
【００１２】半導体装置に形成されているデバイスの高
低差を低減する技術は、特開平８−１１１３７７号公報
に開示されている。しかし、この技術では、上述したよ
うなゲート酸化膜中への水素の侵入については、何ら考
慮されていないので、トランジスタの特性が変動し、信
頼線が低減するという問題がある。
低差を低減する技術は、特開平８−１１１３７７号公報
に開示されている。しかし、この技術では、上述したよ
うなゲート酸化膜中への水素の侵入については、何ら考
慮されていないので、トランジスタの特性が変動し、信
頼線が低減するという問題がある。
【００１３】従って、本発明は、トランジスタのゲート
酸化膜中への水素の侵入を防止し、安定した信頼性の高
い半導体装置の製造方法、及び、その方法によって製造
された半導体装置を提供することを目的とする。
酸化膜中への水素の侵入を防止し、安定した信頼性の高
い半導体装置の製造方法、及び、その方法によって製造
された半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明の第１の観点にかかる半導体装置の製造方
法は、容量とトランジスタとから構成される半導体装置
の製造方法であって、半導体基板にフィールド酸化膜を
形成するフィールド酸化膜形成工程と、前記フィールド
酸化膜の容量形成予定領域を所定の厚さだけエッチング
するエッチング工程と、前記半導体基板の素子形成領域
に、ゲート酸化膜を形成するゲート酸化膜形成工程と、
前記フィールド酸化膜及び前記ゲート酸化膜上に、第１
の電極膜、絶縁膜、及び、第２の電極膜を順に積層して
形成する電極膜形成工程と、前記絶縁膜及び前記第２の
電極膜をそれぞれパターニングして、容量形成予定領域
に前記容量の容量絶縁膜及び上部電極を形成する第１の
電極形成工程と、前記第１の電極膜をパターニングし
て、容量形成予定領域に前記容量の下部電極を形成する
と共に、前記素子形成領域に前記トランジスタのゲート
電極を形成する第２の電極形成工程と、前記半導体基板
の前記ゲート電極に隣接する所定領域に不純物を注入し
て、前記トランジスタのソース領域及びドレイン領域を
形成する領域形成工程と、前記ゲート酸化膜中に水素が
侵入するのを防止するために、前記容量及び前記トラン
ジスタ上に窒化膜を形成する窒化膜形成工程と、前記窒
化膜上に保護膜を形成する保護膜形成工程と、前記容量
及び前記トランジスタ上の所定位置にコンタクトホール
を形成して配線する配線工程と、を備えることを特徴と
する。
めに、本発明の第１の観点にかかる半導体装置の製造方
法は、容量とトランジスタとから構成される半導体装置
の製造方法であって、半導体基板にフィールド酸化膜を
形成するフィールド酸化膜形成工程と、前記フィールド
酸化膜の容量形成予定領域を所定の厚さだけエッチング
するエッチング工程と、前記半導体基板の素子形成領域
に、ゲート酸化膜を形成するゲート酸化膜形成工程と、
前記フィールド酸化膜及び前記ゲート酸化膜上に、第１
の電極膜、絶縁膜、及び、第２の電極膜を順に積層して
形成する電極膜形成工程と、前記絶縁膜及び前記第２の
電極膜をそれぞれパターニングして、容量形成予定領域
に前記容量の容量絶縁膜及び上部電極を形成する第１の
電極形成工程と、前記第１の電極膜をパターニングし
て、容量形成予定領域に前記容量の下部電極を形成する
と共に、前記素子形成領域に前記トランジスタのゲート
電極を形成する第２の電極形成工程と、前記半導体基板
の前記ゲート電極に隣接する所定領域に不純物を注入し
て、前記トランジスタのソース領域及びドレイン領域を
形成する領域形成工程と、前記ゲート酸化膜中に水素が
侵入するのを防止するために、前記容量及び前記トラン
ジスタ上に窒化膜を形成する窒化膜形成工程と、前記窒
化膜上に保護膜を形成する保護膜形成工程と、前記容量
及び前記トランジスタ上の所定位置にコンタクトホール
を形成して配線する配線工程と、を備えることを特徴と
する。
【００１５】この発明によれば、フィールド酸化膜の容
量形成予定領域をエッチングしているので、エッチング
した深さに相当する分だけ容量を低い位置に形成するこ
とができる。即ち、窒化膜上に形成された保護膜を平坦
化する際、一緒に窒化膜を削ってしまう事態を避けるこ
とができ、トランジスタのゲート酸化膜中への水素の侵
入を防止できる。従って、製造した半導体装置を安定し
て動作することができ、信頼性を向上することができ
る。
量形成予定領域をエッチングしているので、エッチング
した深さに相当する分だけ容量を低い位置に形成するこ
とができる。即ち、窒化膜上に形成された保護膜を平坦
化する際、一緒に窒化膜を削ってしまう事態を避けるこ
とができ、トランジスタのゲート酸化膜中への水素の侵
入を防止できる。従って、製造した半導体装置を安定し
て動作することができ、信頼性を向上することができ
る。
【００１６】本発明の第２の観点にかかる半導体装置の
製造方法は、容量とトランジスタとから構成される半導
体装置の製造方法であって、半導体基板の容量形成予定
領域を所定の深さだけエッチングするエッチング工程
と、前記半導体基板にフィールド酸化膜を形成し、素子
形成領域を設定するフィールド酸化膜形成工程と、前記
半導体基板の素子形成領域に、ゲート酸化膜を形成する
ゲート酸化膜形成工程と、前記フィールド酸化膜及び前
記ゲート酸化膜上に、第１の電極膜、絶縁膜、及び、第
２の電極膜を順に積層して形成する電極膜形成工程と、
前記絶縁膜及び前記第２の電極膜をそれぞれパターニン
グして、容量形成予定領域に前記容量の容量絶縁膜及び
上部電極を形成する第１の電極形成工程と、前記第１の
電極膜をパターニングして、容量形成予定領域に前記容
量の下部電極を形成すると共に、前記素子形成領域に前
記トランジスタのゲート電極を形成する第２の電極形成
工程と、前記半導体基板の前記ゲート電極に隣接する所
定領域に不純物を注入して、前記トランジスタのソース
領域及びドレイン領域を形成する領域形成工程と、前記
ゲート酸化膜中に水素が侵入するのを防止するために、
前記容量及び前記トランジスタ上に窒化膜を形成する窒
化膜形成工程と、前記窒化膜上に保護膜を形成する保護
膜形成工程と、前記容量及び前記トランジスタ上の所定
位置にコンタクトホールを形成して配線する配線工程
と、を備えることを特徴とする。
製造方法は、容量とトランジスタとから構成される半導
体装置の製造方法であって、半導体基板の容量形成予定
領域を所定の深さだけエッチングするエッチング工程
と、前記半導体基板にフィールド酸化膜を形成し、素子
形成領域を設定するフィールド酸化膜形成工程と、前記
半導体基板の素子形成領域に、ゲート酸化膜を形成する
ゲート酸化膜形成工程と、前記フィールド酸化膜及び前
記ゲート酸化膜上に、第１の電極膜、絶縁膜、及び、第
２の電極膜を順に積層して形成する電極膜形成工程と、
前記絶縁膜及び前記第２の電極膜をそれぞれパターニン
グして、容量形成予定領域に前記容量の容量絶縁膜及び
上部電極を形成する第１の電極形成工程と、前記第１の
電極膜をパターニングして、容量形成予定領域に前記容
量の下部電極を形成すると共に、前記素子形成領域に前
記トランジスタのゲート電極を形成する第２の電極形成
工程と、前記半導体基板の前記ゲート電極に隣接する所
定領域に不純物を注入して、前記トランジスタのソース
領域及びドレイン領域を形成する領域形成工程と、前記
ゲート酸化膜中に水素が侵入するのを防止するために、
前記容量及び前記トランジスタ上に窒化膜を形成する窒
化膜形成工程と、前記窒化膜上に保護膜を形成する保護
膜形成工程と、前記容量及び前記トランジスタ上の所定
位置にコンタクトホールを形成して配線する配線工程
と、を備えることを特徴とする。
【００１７】この発明によっても、半導体基板の容量形
成予定領域をエッチングしているので、エッチングした
深さに相当する分だけ容量を低い位置に形成することが
できる。即ち、窒化膜上に形成された保護膜を平坦化す
る際、一緒に窒化膜を削ってしまう事態を避けることが
でき、トランジスタのゲート酸化膜中への水素の侵入を
防止できる。従って、製造した半導体装置を安定して動
作することができ、信頼性を向上することができる。
成予定領域をエッチングしているので、エッチングした
深さに相当する分だけ容量を低い位置に形成することが
できる。即ち、窒化膜上に形成された保護膜を平坦化す
る際、一緒に窒化膜を削ってしまう事態を避けることが
でき、トランジスタのゲート酸化膜中への水素の侵入を
防止できる。従って、製造した半導体装置を安定して動
作することができ、信頼性を向上することができる。
【００１８】前記エッチング工程は、前記容量の容量絶
縁膜及び上部電極の厚さに相当する分だけエッチングし
てもよい。前記保護膜形成工程は、前記窒化膜が露出し
ないように、前記保護膜の表面を研磨して平坦化する研
磨工程を備えてもよい。
縁膜及び上部電極の厚さに相当する分だけエッチングし
てもよい。前記保護膜形成工程は、前記窒化膜が露出し
ないように、前記保護膜の表面を研磨して平坦化する研
磨工程を備えてもよい。
【００１９】本発明の第３の観点にかかる半導体装置
は、半導体基板に形成され、容量形成予定領域が所定の
厚さだけエッチングされたフィールド酸化膜と、前記半
導体基板の素子形成領域に形成されたトランジスタと、
容量形成予定領域に形成された容量と、前記容量及び前
記トランジスタ上に形成され、前記トランジスタのゲー
ト酸化膜中に水素が侵入するのを防止する窒化膜と、前
記窒化膜上に形成され、装置を外部環境から保護する保
護膜と、を備えることを特徴とする。
は、半導体基板に形成され、容量形成予定領域が所定の
厚さだけエッチングされたフィールド酸化膜と、前記半
導体基板の素子形成領域に形成されたトランジスタと、
容量形成予定領域に形成された容量と、前記容量及び前
記トランジスタ上に形成され、前記トランジスタのゲー
ト酸化膜中に水素が侵入するのを防止する窒化膜と、前
記窒化膜上に形成され、装置を外部環境から保護する保
護膜と、を備えることを特徴とする。
【００２０】
【００２１】容量形成予定領域でのエッチングの深さ
は、前記容量の容量絶縁膜及び上部電極の厚さに相当し
てもよい。
は、前記容量の容量絶縁膜及び上部電極の厚さに相当し
てもよい。
【００２２】
【発明の実施の形態】次に、本発明の第１の実施の形態
にかかる半導体装置の製造方法について図面を参照して
説明する。以下で説明する製造方法で形成される半導体
装置は、図１に示すように、半導体基板（Ｐ型シリコン
基板１）に、Ｎチャンネル型トランジスタ（以下では、
Ｎｃｈ−Ｔｒとする）と、メタル容量と、ゲートポリサ
イド配線と、が形成されている。なお、Ｎｃｈ−Ｔｒ
は、Ｐ型シリコン基板１の素子形成領域に形成されてい
る。
にかかる半導体装置の製造方法について図面を参照して
説明する。以下で説明する製造方法で形成される半導体
装置は、図１に示すように、半導体基板（Ｐ型シリコン
基板１）に、Ｎチャンネル型トランジスタ（以下では、
Ｎｃｈ−Ｔｒとする）と、メタル容量と、ゲートポリサ
イド配線と、が形成されている。なお、Ｎｃｈ−Ｔｒ
は、Ｐ型シリコン基板１の素子形成領域に形成されてい
る。
【００２３】図１に示した半導体装置の製造方法では、
初めに、図２（ａ）に示すように、比抵抗１０〜２０Ω
・ｃｍのＰ型シリコン基板１上に、パッド酸化膜２とロ
コス窒化膜３を順に積層して形成する。パッド酸化膜２
は、二酸化ケイ素（ＳｉＯ２）等であり、その膜厚は２
０〜５０ｎｍである。ロコス窒化膜は、シリコン窒化膜
（Ｓｉ３Ｎ４）等であり、その膜厚は１００〜２００ｎ
ｍである。その後、ＬＯＣＯＳ（Local Oxidation of
Silicon ）法により、図２（ａ）に示すように、局所的
に膜厚４００〜６００ｎｍのフィールド酸化膜４を形成
する。
初めに、図２（ａ）に示すように、比抵抗１０〜２０Ω
・ｃｍのＰ型シリコン基板１上に、パッド酸化膜２とロ
コス窒化膜３を順に積層して形成する。パッド酸化膜２
は、二酸化ケイ素（ＳｉＯ２）等であり、その膜厚は２
０〜５０ｎｍである。ロコス窒化膜は、シリコン窒化膜
（Ｓｉ３Ｎ４）等であり、その膜厚は１００〜２００ｎ
ｍである。その後、ＬＯＣＯＳ（Local Oxidation of
Silicon ）法により、図２（ａ）に示すように、局所的
に膜厚４００〜６００ｎｍのフィールド酸化膜４を形成
する。
【００２４】フィールド酸化膜４を形成した後、図２
（ｂ）に示すように、レジスト５をパターニングして、
メタル容量を形成する部分（容量形成予定領域）に開口
部６を形成する。そして、フッ化水素を使用して、フィ
ールド酸化膜４を約２００〜２５０ｎｍの厚さだけエッ
チングして凹部を形成する。なお、約２００〜２５０ｎ
ｍという厚さは、後述するメタル容量の容量絶縁膜及び
上部電極の厚さに相当する。
（ｂ）に示すように、レジスト５をパターニングして、
メタル容量を形成する部分（容量形成予定領域）に開口
部６を形成する。そして、フッ化水素を使用して、フィ
ールド酸化膜４を約２００〜２５０ｎｍの厚さだけエッ
チングして凹部を形成する。なお、約２００〜２５０ｎ
ｍという厚さは、後述するメタル容量の容量絶縁膜及び
上部電極の厚さに相当する。
【００２５】エッチング終了後、図２（ｃ）に示すよう
に、レジスト５を剥離し、ロコス窒化膜３、パッド酸化
膜２をエッチングして除去する。そして、フィールド酸
化膜４上に、図２（ｄ）に示すように、膜厚７〜２０ｎ
ｍのゲート酸化膜７を形成した後、ゲート多結晶シリコ
ン８、ゲートＷＳｉ（タングステンシリサイド）９、酸
化膜（絶縁膜）１０、容量ＷＳｉ１１、を順に積層して
形成する。
に、レジスト５を剥離し、ロコス窒化膜３、パッド酸化
膜２をエッチングして除去する。そして、フィールド酸
化膜４上に、図２（ｄ）に示すように、膜厚７〜２０ｎ
ｍのゲート酸化膜７を形成した後、ゲート多結晶シリコ
ン８、ゲートＷＳｉ（タングステンシリサイド）９、酸
化膜（絶縁膜）１０、容量ＷＳｉ１１、を順に積層して
形成する。
【００２６】ゲート多結晶シリコン８の膜厚は１００〜
２００ｎｍであり、層抵抗は３０〜５０Ω／□である。
ゲートＷＳｉ９の膜厚は、１００〜２００ｎｍである。
酸化膜１０の膜厚は、３０〜６０ｎｍである。容量ＷＳ
ｉ１１の膜厚は、１００〜２００ｎｍである。以上のよ
うに各膜を形成した後、酸化膜１０と容量ＷＳｉ１１を
ドライエッチングにより、図３（ａ）に示すように、凹
部に相当する領域にのみ選択的に残す。ドライエッチン
グによって形成された容量酸化膜１０ａは、メタル容量
の容量絶縁膜となり、容量ＷＳｉ１１ａは、メタル容量
の上部電極となる。なお、凹部の深さは、前述したよう
に容量絶縁膜及び上部電極の厚さに相当する。
２００ｎｍであり、層抵抗は３０〜５０Ω／□である。
ゲートＷＳｉ９の膜厚は、１００〜２００ｎｍである。
酸化膜１０の膜厚は、３０〜６０ｎｍである。容量ＷＳ
ｉ１１の膜厚は、１００〜２００ｎｍである。以上のよ
うに各膜を形成した後、酸化膜１０と容量ＷＳｉ１１を
ドライエッチングにより、図３（ａ）に示すように、凹
部に相当する領域にのみ選択的に残す。ドライエッチン
グによって形成された容量酸化膜１０ａは、メタル容量
の容量絶縁膜となり、容量ＷＳｉ１１ａは、メタル容量
の上部電極となる。なお、凹部の深さは、前述したよう
に容量絶縁膜及び上部電極の厚さに相当する。
【００２７】続いて、図３（ｂ）に示すように、ゲート
多結晶シリコン８及びゲートＷＳｉ９をドライエッチン
グする。このドライエッチングによって形成されたゲー
ト多結晶シリコン８ａ及びゲートＷＳｉ９ａ、ゲート多
結晶シリコン８ｂ及びゲートＷＳｉ９ｂ、ゲート多結晶
シリコン８ｃ及びゲートＷＳｉ９ｃは、それぞれメタル
容量の下部電極、Ｎｃｈ−Ｔｒのゲート電極、及び、ゲ
ートポリサイド配線となる。
多結晶シリコン８及びゲートＷＳｉ９をドライエッチン
グする。このドライエッチングによって形成されたゲー
ト多結晶シリコン８ａ及びゲートＷＳｉ９ａ、ゲート多
結晶シリコン８ｂ及びゲートＷＳｉ９ｂ、ゲート多結晶
シリコン８ｃ及びゲートＷＳｉ９ｃは、それぞれメタル
容量の下部電極、Ｎｃｈ−Ｔｒのゲート電極、及び、ゲ
ートポリサイド配線となる。
【００２８】そして、Ｎｃｈ−Ｔｒのソース及びドレイ
ンとなる領域に、リンを加速エネルギー２０〜８０ｋｅ
Ｖ、ドーズ量１〜４×１０１３ｃｍ−２でイオン注入
し、Ｎ型ソース・ドレイン領域１２を形成する。その
後、図３（ｃ）に示すように、膜厚１００〜２００ｎｍ
の酸化膜を形成し、異方性ドライエッチングによってエ
ッチバックし、サイドウォール酸化膜１３ａ、１３ｂ、
１３ｃ、１３ｄを形成する。なお、このサイドウォール
酸化膜１３ａ、１３ｂ、１３ｃ、１３ｄは、それぞれＮ
ｃｈ−Ｔｒのゲート電極、メタル容量の上部及び下部電
極、及び、ゲートポリサイド配線の側面に形成される。
また、ゲート酸化膜７は、サイドウォール１３ａが異方
性ドライエッチングによって形成される際にパターニン
グされる。
ンとなる領域に、リンを加速エネルギー２０〜８０ｋｅ
Ｖ、ドーズ量１〜４×１０１３ｃｍ−２でイオン注入
し、Ｎ型ソース・ドレイン領域１２を形成する。その
後、図３（ｃ）に示すように、膜厚１００〜２００ｎｍ
の酸化膜を形成し、異方性ドライエッチングによってエ
ッチバックし、サイドウォール酸化膜１３ａ、１３ｂ、
１３ｃ、１３ｄを形成する。なお、このサイドウォール
酸化膜１３ａ、１３ｂ、１３ｃ、１３ｄは、それぞれＮ
ｃｈ−Ｔｒのゲート電極、メタル容量の上部及び下部電
極、及び、ゲートポリサイド配線の側面に形成される。
また、ゲート酸化膜７は、サイドウォール１３ａが異方
性ドライエッチングによって形成される際にパターニン
グされる。
【００２９】次いで、Ｎｃｈ−ＴｒのＮ型ソース・ドレ
イン領域１２に、ヒ素を加速エネルギー６０〜８０ｋｅ
Ｖ、ドーズ量１〜３×１０１５ｃｍ−２でイオン注入
し、Ｎ+型ソース・ドレイン領域１４を自己整合で形成
する。そして、ＣＶＤ（Chemical Vapor Deposition ）
により、各デバイス全体を覆うように、厚さ１００〜２
００ｎｍのＣＶＤ酸化膜１５を積層して形成し、各デバ
イス間を絶縁する。
イン領域１２に、ヒ素を加速エネルギー６０〜８０ｋｅ
Ｖ、ドーズ量１〜３×１０１５ｃｍ−２でイオン注入
し、Ｎ+型ソース・ドレイン領域１４を自己整合で形成
する。そして、ＣＶＤ（Chemical Vapor Deposition ）
により、各デバイス全体を覆うように、厚さ１００〜２
００ｎｍのＣＶＤ酸化膜１５を積層して形成し、各デバ
イス間を絶縁する。
【００３０】ついで、ＬＰＣＶＤ（Low Pressure CVD）
により、Ｓｉ３Ｎ４（窒化ケイ素）を堆積させ、１５〜
３０ｎｍの層間窒化膜１６形成する。なお、層間窒化膜
１６は、Ｎｃｈ−Ｔｒのゲート酸化膜に水素が侵入する
のを防止する。そして、層間窒化膜１６上に、１〜２μ
ｍのオゾンＴＥＯＳのＢＰＳＧ（Borophosphosilicate
glass ）膜１７を、積層して形成する。そして、ＣＭＰ
（Chemical Mechanical Polishing ）によりＢＰＳＧ膜
１７を削り、Ｐ型シリコン基板１からＢＰＳＧ膜１７表
面までの高さが、例えば約１μｍになるようにする。こ
のＢＰＳＧ膜１７によって、半導体装置が外部環境（温
度、湿気等）から保護される。
により、Ｓｉ３Ｎ４（窒化ケイ素）を堆積させ、１５〜
３０ｎｍの層間窒化膜１６形成する。なお、層間窒化膜
１６は、Ｎｃｈ−Ｔｒのゲート酸化膜に水素が侵入する
のを防止する。そして、層間窒化膜１６上に、１〜２μ
ｍのオゾンＴＥＯＳのＢＰＳＧ（Borophosphosilicate
glass ）膜１７を、積層して形成する。そして、ＣＭＰ
（Chemical Mechanical Polishing ）によりＢＰＳＧ膜
１７を削り、Ｐ型シリコン基板１からＢＰＳＧ膜１７表
面までの高さが、例えば約１μｍになるようにする。こ
のＢＰＳＧ膜１７によって、半導体装置が外部環境（温
度、湿気等）から保護される。
【００３１】最後に、図３（ｄ）に示すように、ＢＰＳ
Ｇ膜１７、層間窒化膜１６、及び、ＣＶＤ酸化膜１５に
コンタクトホールを形成し、ドライエッチングによりＮ
ｃｈ−Ｔｒ、メタル容量、及び、ゲートポリサイド配線
の各電極１８ａ、１８ｂ、１８ｃ、１８ｄを形成する。
以上のようにして、図１に示した半導体装置が製造され
る。
Ｇ膜１７、層間窒化膜１６、及び、ＣＶＤ酸化膜１５に
コンタクトホールを形成し、ドライエッチングによりＮ
ｃｈ−Ｔｒ、メタル容量、及び、ゲートポリサイド配線
の各電極１８ａ、１８ｂ、１８ｃ、１８ｄを形成する。
以上のようにして、図１に示した半導体装置が製造され
る。
【００３２】また、以上に示したように、メタル容量部
において、フィールド酸化膜４を厚さ約２００〜２５０
ｎｍだけ削っているので、メタル容量部と他のデバイス
（Ｎｃｈ−Ｔｒやゲートポリサイド配線）との段差を低
減することができる。従って、ＣＭＰでＢＰＳＧ膜１７
を削る際、層間窒化膜１６が、一緒に削れて消失するこ
とがなく、ホットキャリア耐性（ホットキャリアによる
トランジスタの特性変動を小さくすること）の劣化を防
ぐことができる。
において、フィールド酸化膜４を厚さ約２００〜２５０
ｎｍだけ削っているので、メタル容量部と他のデバイス
（Ｎｃｈ−Ｔｒやゲートポリサイド配線）との段差を低
減することができる。従って、ＣＭＰでＢＰＳＧ膜１７
を削る際、層間窒化膜１６が、一緒に削れて消失するこ
とがなく、ホットキャリア耐性（ホットキャリアによる
トランジスタの特性変動を小さくすること）の劣化を防
ぐことができる。
【００３３】次に、本発明の第２の実施の形態にかかる
半導体装置の製造方法について図面を参照して説明す
る。この製造方法によって形成される半導体装置は、図
４に示すように、半導体基板（Ｐ型シリコン基板１）
に、Ｎチャンネル型トランジスタ（Ｎｃｈ−Ｔｒ）と、
メタル容量と、ゲートポリサイド配線と、が形成されて
いる。この半導体装置の製造方法では、図５（ａ）に示
すように、初めにＰ型シリコン基板１上に、パッド酸化
膜２、ロコス窒化膜３を順に積層して形成する。なお、
パッド酸化膜２及びロコス窒化膜３の膜厚は、第１の実
施の形態と同様に、それぞれ、２０〜５０ｎｍ、１００
〜２００ｎｍである。
半導体装置の製造方法について図面を参照して説明す
る。この製造方法によって形成される半導体装置は、図
４に示すように、半導体基板（Ｐ型シリコン基板１）
に、Ｎチャンネル型トランジスタ（Ｎｃｈ−Ｔｒ）と、
メタル容量と、ゲートポリサイド配線と、が形成されて
いる。この半導体装置の製造方法では、図５（ａ）に示
すように、初めにＰ型シリコン基板１上に、パッド酸化
膜２、ロコス窒化膜３を順に積層して形成する。なお、
パッド酸化膜２及びロコス窒化膜３の膜厚は、第１の実
施の形態と同様に、それぞれ、２０〜５０ｎｍ、１００
〜２００ｎｍである。
【００３４】次に、ロコス窒化膜３上にレジスト１０１
を形成してパターニングし、メタル容量を形成する部分
（容量形成予定領域）に開口部１０２を形成する。そし
て、図５（ａ）に示すように、Ｐ型シリコン基板１の容
量形成予定領域を局所的にエッチングして、凹部を形成
する。なお、エッチングする深さは２００〜２５０ｎｍ
であり、第１の実施の形態と同様に、メタル容量の容量
絶縁膜及び上部電極の厚さに相当する。
を形成してパターニングし、メタル容量を形成する部分
（容量形成予定領域）に開口部１０２を形成する。そし
て、図５（ａ）に示すように、Ｐ型シリコン基板１の容
量形成予定領域を局所的にエッチングして、凹部を形成
する。なお、エッチングする深さは２００〜２５０ｎｍ
であり、第１の実施の形態と同様に、メタル容量の容量
絶縁膜及び上部電極の厚さに相当する。
【００３５】その後、図５（ｂ）のように、レジスト１
０３をパターニングし、Ｎｃｈ−Ｔｒを形成する部分以
外のロコス窒化膜３、パッド酸化膜２をエッチングして
除去する。レジスト１０３を剥離した後、図５（ｃ）に
示すように、ＬＯＣＯＳ法によって、膜厚４００〜６０
０ｎｍのフィールド酸化膜４を形成する。なお、フィー
ルド酸化膜４において、Ｐ型シリコン基板１の凹部に相
当する部分は、他の部分よりも２００〜２５０ｎｍだけ
低くなっている。以降は、第１の実施の形態で示した製
造方法と同様な工程を経て、図４に示した半導体装置が
製造される。
０３をパターニングし、Ｎｃｈ−Ｔｒを形成する部分以
外のロコス窒化膜３、パッド酸化膜２をエッチングして
除去する。レジスト１０３を剥離した後、図５（ｃ）に
示すように、ＬＯＣＯＳ法によって、膜厚４００〜６０
０ｎｍのフィールド酸化膜４を形成する。なお、フィー
ルド酸化膜４において、Ｐ型シリコン基板１の凹部に相
当する部分は、他の部分よりも２００〜２５０ｎｍだけ
低くなっている。以降は、第１の実施の形態で示した製
造方法と同様な工程を経て、図４に示した半導体装置が
製造される。
【００３６】以上に示したように、メタル容量部におい
て、Ｐ型シリコン基板１を厚さ約２００〜２５０ｎｍだ
け削っているので、メタル容量部と他のデバイス（Ｎｃ
ｈ−Ｔｒやゲートポリサイド配線）との段差を低減する
ことができる。従って、層間窒化膜１６が、ＢＰＳＧ膜
１７をＣＭＰで削る際、又は、電極１８ａ〜ｄをドライ
エッチングにより形成する際に一緒に削れて消失するこ
とがなく、ホットキャリア耐性の劣化を防ぐことができ
る。
て、Ｐ型シリコン基板１を厚さ約２００〜２５０ｎｍだ
け削っているので、メタル容量部と他のデバイス（Ｎｃ
ｈ−Ｔｒやゲートポリサイド配線）との段差を低減する
ことができる。従って、層間窒化膜１６が、ＢＰＳＧ膜
１７をＣＭＰで削る際、又は、電極１８ａ〜ｄをドライ
エッチングにより形成する際に一緒に削れて消失するこ
とがなく、ホットキャリア耐性の劣化を防ぐことができ
る。
【００３７】また、第２の実施の形態で示した製造方法
では、Ｐ型シリコン基板１を削って凹部を形成し、メタ
ル容量部におけるフィールド酸化膜４の厚さを変えてい
ないので、メタル容量の下部電極（ゲート多結晶シリコ
ン８ａ、ゲートＷＳｉ９ａ）とＰ型シリコン基板１との
間の寄生容量を抑えることができる。
では、Ｐ型シリコン基板１を削って凹部を形成し、メタ
ル容量部におけるフィールド酸化膜４の厚さを変えてい
ないので、メタル容量の下部電極（ゲート多結晶シリコ
ン８ａ、ゲートＷＳｉ９ａ）とＰ型シリコン基板１との
間の寄生容量を抑えることができる。
【００３８】また、図６に示すように、Ｐ型シリコン基
板１の内、メタル容量やゲートポリサイド配線等を形成
する部分を所定の深さ（例えば、メタル容量の下部電極
の厚さに相当する深さ）だけ削り、フィールド酸化膜４
の内、メタル容量を形成する部分を所定の厚さ（例え
ば、メタル容量の容量絶縁膜及び上部電極に相当する厚
さ）だけさらに削ってもよい。このようにすると、メタ
ル容量やゲートポリサイド配線を、メタル容量の下部電
極（ゲートポリサイド配線）の厚さに相当する分だけ、
Ｐ型シリコン基板１に近い位置に形成することができ
る。そして、メタル容量については、容量絶縁膜及び上
部電極の厚さに相当する分だけさらにＰ型シリコン基板
１に近い位置に形成することができる。従って、Ｎｃｈ
−Ｔｒ、メタル容量、及び、ゲートポリサイド配線の段
差は大きく低減され、上記のように、層間窒化膜１６が
ＢＰＳＧ膜１７をＣＭＰで削る際に消失することがな
く、半導体装置を薄型化することができる。
板１の内、メタル容量やゲートポリサイド配線等を形成
する部分を所定の深さ（例えば、メタル容量の下部電極
の厚さに相当する深さ）だけ削り、フィールド酸化膜４
の内、メタル容量を形成する部分を所定の厚さ（例え
ば、メタル容量の容量絶縁膜及び上部電極に相当する厚
さ）だけさらに削ってもよい。このようにすると、メタ
ル容量やゲートポリサイド配線を、メタル容量の下部電
極（ゲートポリサイド配線）の厚さに相当する分だけ、
Ｐ型シリコン基板１に近い位置に形成することができ
る。そして、メタル容量については、容量絶縁膜及び上
部電極の厚さに相当する分だけさらにＰ型シリコン基板
１に近い位置に形成することができる。従って、Ｎｃｈ
−Ｔｒ、メタル容量、及び、ゲートポリサイド配線の段
差は大きく低減され、上記のように、層間窒化膜１６が
ＢＰＳＧ膜１７をＣＭＰで削る際に消失することがな
く、半導体装置を薄型化することができる。
【００３９】
【発明の効果】以上の説明から明らかなように、本発明
により、半導体基板又はフィールド酸化膜の容量形成予
定領域を容量の容量絶縁膜及び上部電極の厚さに相当す
る分だけエッチングしているので、容量の形成位置をそ
の分だけ低くすることができる。即ち、窒化膜上に形成
された保護膜を平坦化する際、一緒に窒化膜を削ってし
まう事態を避けることができ、トランジスタのゲート酸
化膜中への水素の侵入を防止できる。従って、製造した
半導体装置を安定して動作することができ、信頼性を向
上することができる。
により、半導体基板又はフィールド酸化膜の容量形成予
定領域を容量の容量絶縁膜及び上部電極の厚さに相当す
る分だけエッチングしているので、容量の形成位置をそ
の分だけ低くすることができる。即ち、窒化膜上に形成
された保護膜を平坦化する際、一緒に窒化膜を削ってし
まう事態を避けることができ、トランジスタのゲート酸
化膜中への水素の侵入を防止できる。従って、製造した
半導体装置を安定して動作することができ、信頼性を向
上することができる。
【図１】第１の実施の形態にかかる半導体装置の構成を
示す断面図の一部である。
示す断面図の一部である。
【図２】図１の半導体装置の製造工程を示す図である。
【図３】図１の半導体装置の製造工程を示す図である。
【図４】第２の実施の形態にかかる半導体装置の構成を
示す断面図の一部である。
示す断面図の一部である。
【図５】図４の半導体装置の製造工程を示す図である。
【図６】本発明の実施の形態にかかる他の半導体装置の
構成を示す断面図の一部である。
構成を示す断面図の一部である。
【図７】従来の半導体装置の構成例を示す断面図の一部
である。
である。
１ Ｐ型シリコン基板 ２ パッド酸化膜 ３ ロコス窒化膜 ４ フィールド酸化膜 ５ レジスト ６ 開口部 ７ ゲート酸化膜 ８、８ａ、８ｂ、８ｃ ゲート多結晶シリコン ９、９ａ、９ｂ、９ｃ ゲートＷＳｉ（タングステンシ
リサイド） １０ 酸化膜 １０ａ 容量酸化膜 １１、１１ａ 容量ＷＳｉ（タングステンシリサイド） １２ Ｎ型ソース・ドレイン領域 １３ａ、１３ｂ、１３ｃ、１３ｄ サイドウォール酸化
膜 １４ Ｎ＋型ソース・ドレイン領域 １５ ＣＶＤ酸化膜 １６ 層間窒化膜 １７ ＢＰＳＧ膜 １８ａ、１８ｂ、１８ｃ、１８ｄ メタル電極 １０１ レジスト １０２ 開口部
リサイド） １０ 酸化膜 １０ａ 容量酸化膜 １１、１１ａ 容量ＷＳｉ（タングステンシリサイド） １２ Ｎ型ソース・ドレイン領域 １３ａ、１３ｂ、１３ｃ、１３ｄ サイドウォール酸化
膜 １４ Ｎ＋型ソース・ドレイン領域 １５ ＣＶＤ酸化膜 １６ 層間窒化膜 １７ ＢＰＳＧ膜 １８ａ、１８ｂ、１８ｃ、１８ｄ メタル電極 １０１ レジスト １０２ 開口部
Claims (6)
- 【請求項１】容量とトランジスタとから構成される半導
体装置の製造方法であって、 半導体基板にフィールド酸化膜を形成するフィールド酸
化膜形成工程と、 前記フィールド酸化膜の容量形成予定領域を所定の厚さ
だけエッチングするエッチング工程と、 前記半導体基板の素子形成領域に、ゲート酸化膜を形成
するゲート酸化膜形成工程と、 前記フィールド酸化膜及び前記ゲート酸化膜上に、第１
の電極膜、絶縁膜、及び、第２の電極膜を順に積層して
形成する電極膜形成工程と、 前記絶縁膜及び前記第２の電極膜をそれぞれパターニン
グして、容量形成予定領域に前記容量の容量絶縁膜及び
上部電極を形成する第１の電極形成工程と、 前記第１の電極膜をパターニングして、容量形成予定領
域に前記容量の下部電極を形成すると共に、前記素子形
成領域に前記トランジスタのゲート電極を形成する第２
の電極形成工程と、 前記半導体基板の前記ゲート電極に隣接する所定領域に
不純物を注入して、前記トランジスタのソース領域及び
ドレイン領域を形成する領域形成工程と、 前記ゲート酸化膜中に水素が侵入するのを防止するため
に、前記容量及び前記トランジスタ上に窒化膜を形成す
る窒化膜形成工程と、 前記窒化膜上に保護膜を形成する保護膜形成工程と、 前記容量及び前記トランジスタ上の所定位置にコンタク
トホールを形成して配線する配線工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】容量とトランジスタとから構成される半導
体装置の製造方法であって、 半導体基板の容量形成予定領域を所定の深さだけエッチ
ングするエッチング工程と、 前記半導体基板にフィールド酸化膜を形成し、素子形成
領域を設定するフィールド酸化膜形成工程と、 前記半導体基板の素子形成領域に、ゲート酸化膜を形成
するゲート酸化膜形成工程と、 前記フィールド酸化膜及び前記ゲート酸化膜上に、第１
の電極膜、絶縁膜、及び、第２の電極膜を順に積層して
形成する電極膜形成工程と、 前記絶縁膜及び前記第２の電極膜をそれぞれパターニン
グして、容量形成予定領域に前記容量の容量絶縁膜及び
上部電極を形成する第１の電極形成工程と、 前記第１の電極膜をパターニングして、容量形成予定領
域に前記容量の下部電極を形成すると共に、前記素子形
成領域に前記トランジスタのゲート電極を形成する第２
の電極形成工程と、 前記半導体基板の前記ゲート電極に隣接する所定領域に
不純物を注入して、前記トランジスタのソース領域及び
ドレイン領域を形成する領域形成工程と、 前記ゲート酸化膜中に水素が侵入するのを防止するため
に、前記容量及び前記トランジスタ上に窒化膜を形成す
る窒化膜形成工程と、 前記窒化膜上に保護膜を形成する保護膜形成工程と、 前記容量及び前記トランジスタ上の所定位置にコンタク
トホールを形成して配線する配線工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項３】前記エッチング工程は、前記容量の容量絶
縁膜及び上部電極の厚さに相当する分だけエッチングす
る工程を備えることを特徴とする請求項１又は２に記載
の半導体装置の製造方法。 - 【請求項４】前記保護膜形成工程は、前記窒化膜が露出
しないように、前記保護膜の表面を研磨して平坦化する
研磨工程を備えることを特徴とする請求項１乃至３の何
れか１項に記載の半導体装置の製造方法。 - 【請求項５】半導体基板に形成され、容量形成予定領域
が所定の厚さだけエッチングされたフィールド酸化膜
と、 前記半導体基板の素子形成領域に形成されたトランジス
タと、 容量形成予定領域に形成された容量と、 前記容量及び前記トランジスタ上に形成され、前記トラ
ンジスタのゲート酸化膜中に水素が侵入するのを防止す
る窒化膜と、 前記窒化膜上に形成され、装置を外部環境から保護する
保護膜と、 を備えることを特徴とする半導体装置。 - 【請求項６】容量形成予定領域でのエッチングの深さ
は、前記容量の容量絶縁膜及び上部電極の厚さに相当す
ることを特徴とする請求項５に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31970998A JP3180783B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法、及び、半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31970998A JP3180783B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法、及び、半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150791A JP2000150791A (ja) | 2000-05-30 |
| JP3180783B2 true JP3180783B2 (ja) | 2001-06-25 |
Family
ID=18113313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31970998A Expired - Fee Related JP3180783B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体装置の製造方法、及び、半導体装置 |
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| Country | Link |
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| JP (1) | JP3180783B2 (ja) |
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| US6833300B2 (en) * | 2003-01-24 | 2004-12-21 | Texas Instruments Incorporated | Method of forming integrated circuit contacts |
| JP5515231B2 (ja) * | 2008-03-26 | 2014-06-11 | セイコーＮｐｃ株式会社 | 半導体集積回路装置の製造方法 |
| JP2010147397A (ja) * | 2008-12-22 | 2010-07-01 | Sharp Corp | 半導体装置およびその製造方法、固体撮像素子、電子情報機器 |
| JP5616823B2 (ja) * | 2011-03-08 | 2014-10-29 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-11-11 JP JP31970998A patent/JP3180783B2/ja not_active Expired - Fee Related
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