CN1194468A - 具有防潮隔膜的半导体器件 - Google Patents

具有防潮隔膜的半导体器件 Download PDF

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Abstract

设符号A为接触口深度,B为接触口直径,C为在隔膜和半导体衬底之间形成的底层氧化物厚度,D为进行氧化物湿法刻蚀以去掉硅上自然生长的氧化物和减少接触电阻而在接触口内部形成的隔膜檐的突出长度,确立有如下关系式,tan-1(B/A)< tan-1((B－D)/(A－C))。用于阻止外界潮气侵入的隔膜可由一层氮化物薄膜组成,或者由向底层氧化物表面注入氮离子所形成的薄膜组成。

Description

具有防潮隔膜的半导体器件
本发明涉及半导体器件，尤其涉及为了防止外界潮气浸入而具有隔膜的半导体器件。
在今天的微观金属氧化物半导体(MOS)晶体管领域，二次缓慢俘获成为一个问题。(在以下描述中，缓慢俘获指二次缓慢俘获，参见文献“N.Noyori等，二次缓慢俘获-规模的互补金属氧化物半导体晶体管中因潮气诱发的一个新的不稳定现象，第20届国际可靠性物理学讨论会论文集，113-121页，1982年。”)
缓慢俘获指的是因夹层绝缘膜中所含潮气引起的晶体管的特征参量如Vt之类经历时间的变化的现象。做为一种防止措施，用一层有防潮性能的薄膜如氮化物薄膜阻止外界潮气浸入以防止产生缓慢俘获。
下面将参照图1和图2(a)、2(b)描述已有技术。
当一层如氮化物膜的隔膜形成时，譬如，如图1中所示，若氮化物膜31是在布线工艺完成之后形成的，要附带说明，由如氧化物膜组成的其它夹层绝缘膜(图1中41，82，92，102)厚实地夹在硅衬底11和氮化物膜31之间，因此由于夹层绝缘膜中所含潮气而产生缓慢俘获。尽管在图1中所示是四层布线，今后小型化和高集成度需要更多层次的布线，所以在完成布线工艺之后形成隔膜作为阻止缓慢俘获的措施就变得无多大意义。
若氮化物膜31是如图2(a)所示在制作晶体管之后形成的，在硅衬底11和氮化物膜31之间无其它夹层绝缘膜。但在这种状况下，氮化物膜31是直接形成在硅衬底上的源-漏扩散层区之内，由于形成氮化物膜时所产生的应力或在硅界面上产生的能级，会引起漏电流增大的问题。
所以，如图2(b)所示，目前所应用的这样一种方法包含的步骤有，晶体管制做完成后，形成一层底层氧化物膜21以缓解应力，然后再在其上形成氮化物膜。另外一种方法是，不制作氮化物膜，形成底层氧化物膜之后，进行氮离子注入，使氧化物表面氮化成为隔膜。
接着，参照图3至图7描述已有技术。
如图3(a)所示，先在形成有半导体元件的Si衬底11上形成底层氧化物21。尽管所需的底层氧化物21的厚度取决于将要在其上生长的氮化物厚度，但若其厚度在100至500埃范围内底层氧化物21就足以起到缓解应力的作用。再在底层氧化物21上形成厚度为50至100埃的氮化物膜31作为隔膜以阻止潮气侵入。另一种方法的步骤是，不形成氮化物膜31，首先形成一层底层氧化物，然后进行氮离子注入使氧化物表面氮化使其成为隔膜。
然后，形成平整基底的基底夹层膜41，其厚度在8000至15000埃。
然后，如图3(b)所示形成开口的接触51，为了建立欧姆接触结，将高密度的N型和P型掺杂剂分别注入N型和P型扩散层的接触上。但在这种情况下，形成开口接触后立即注入掺杂剂有时会引起在硅表面上出现晶格缺陷，由此导致如漏电流之类的问题。
所以，如图4(a)所示，上述的高密度注入是在硅衬底11上形成保护膜61之后进行的。在这种情况下，用诸如等离子体化学气相沉积(CVD)氧化物形成100至300埃厚度的保护膜。然而，由于等离子体CVD氧化物的覆盖性不好，膜厚度在接触口侧壁中膜的厚度变薄，尤其是在靠近接触口底部侧壁氧化物膜很难形成。
接着，如图4(b)所示，经过各向异性刻蚀去除保护膜61。
然后，为了降低接触电阻去掉自然生长的氧化物膜，如图5(a)所示在氧化物上使用湿法刻蚀。关于氧化层的湿法刻蚀是在刻蚀液中进行约30秒钟。刻蚀液是在水和氟化氢30∶1的溶液中加入NH4F作为缓冲剂制备成的(以下这种刻蚀液用130BHF表示)。此时，由于在接触口底部的侧壁上几乎没有保护膜61，接触口的侧壁受到腐蚀，但氮化物膜31未被腐蚀，因此在接触口51中形成一氮化物檐。用上述刻蚀时间，氮化物膜突出的檐长约为300埃。
接着，如图5(b)所示，尽管用溅射形成的隔层金属71可防止布线金属或接触口的填充金属与硅衬底的反应，但此时，在上面提到的氮化物檐32的下部并没有溅射上隔膜。
图6表示一个典型的未溅射隔层金属的接触口的内部状态。换言之，当接触口深度为A，口的直径为B，底层氧化物厚度为C，氮化物膜檐的突出长度为D，可以理解到下面的不等式成立。
            tan-1(B/A)＞tan-1((B-D)/(A-C))
例如，假设接触口深度A＝8550埃，口直径B＝5000埃，底层氧化物厚度C＝500埃，氮化物膜檐突出的长度D＝300埃，可得到满足上述不等式的以下数据。
            tan-1(B/A)＝0.5292
          tan-1((B-D)/(A-C))＝0.5285
当进一步小型化且接触口的尺寸变得更小时，这种倾向还要增加。
在满足上面的关系式的这个传统例子中，氮化物膜檐32如图5(b)中所示，还在接触口底部的硅衬底上产生荫影33，隔层金属71不能被溅射到此处，使得此处的硅衬底11裸露在外。
然后，如图7(a)所示形成第一层布线金属81或如图7(b)所示用填充金属52充满接触口。这时，由于氮化物膜檐荫影住的接触口底部的硅衬底没有隔膜71，此部分硅裸露在外，第一层布线金属81或填充金属52在随后的热处理或类似过程中将与硅衬底发生反应。例如，若是第一层布线金属81为铝或铝合金，硅与铝就起作用产生合金剌，引起漏电。对于填充金属52，利用WF4气体进行气相反应，形成钨。但在这种情况下，氟与没有隔膜部分的硅作用，由此在接触口底部的硅衬底上产生空心损伤34，引起漏电或类似现象。
作为一个例子，日本专利申请公告308367/1991披露了消除因氮化物膜檐引起的上述问题的措施。在这个例子中，氮化物膜被用作多晶硅电容器的介电膜，仅必要部分的氮化物膜被保留，而没有膜檐。但这种方法有些问题且不实用。原因是增加了工序数，并且当用氮化物膜作为防潮隔膜时，如果膜被去掉的面积过大，就起不到隔膜的作用。
总之，上述的已有技术有如下问题。
由于氮化物膜檐在硅衬底上产生荫影部位，隔层金属不能溅射到接触口内部的荫影部位，以致于使衬底硅裸露可以与布线金属或填充金属直接接触，产生缺陷，这就成为漏电或其它降低器件可靠性的原因。
本发明的目的是要提供一种具有隔膜的半导体器件。这种隔膜可防止外界潮气的浸入，并能防止由于隔膜檐引起的接触口内硅衬底的裸露，用以有效地避免可靠性的恶化。
本发明的半导体器件具有防止外界潮气浸入的隔膜。当假设接触口深度为A、口半径为B、在隔膜和硅衬底之间形成的底层氧化物厚度为C、隔膜檐的突出长度为D时具有下面的关系式，其中的膜檐是在进行湿法腐蚀去掉硅衬底上自然生长的氧化物并降低接触电阻时形成的。
             tan-1(B/A)＜tan-1((B-D)/(A-C)).
再者，防止外界潮气侵入的隔膜可用氮化物膜构成。
再者，防止外界潮气侵入的隔膜可以通过在底层氧化物膜上注入氮离子形成。
所以，具备了上面的关系式，就有可能在溅射隔层金属时避免了隔膜檐荫影所引起的接触口底部硅衬底的裸露。
附图的简要说明
图1是对在形成防止外界潮气侵入的隔膜时所用已有技术各种结构中包含的问题进行解释的截面图。
图2(a)和图2(b)分别是对在形成防止外界潮气侵入的隔膜时所用已有技术各种结构中包含的问题进行解释的截面图。
图3(a)和图3(b)是分别按制造顺序表示的现有技术示例的截面图。
图4(a)和图4(b)是分别按制造顺序表示的现有技术示例的截面图。
图5(a)和图5(b)是分别按制造顺序表示的现有技术示例的截面图。
图6是现有技术示例结构特征的典型视图。
图7(a)和图7(b)是分别表示现有技术示例中的问题的截面图。
图8(a)和图8(b)是分别按制做顺序表示本发明一项实施例的截面图。
图9(a)和图9(b)是分别按制做顺序表示本发明实施例的截面图。
图10(a)按制做顺序表示本发明实施例的截面图。
图10(b)是表示本发明结构特征的典型视图。
图11是按制造顺序表示本发明实施例的截面图。
附图的标号说明：
11  硅衬底
12  场氧化物
13  多晶硅栅电极
14  LDD侧壁氧化物
15  栅氧化物
21  底层氧化物
30  隔膜
31  氮化物膜
32  檐
33  檐荫影
34  硅衬底空心损伤
41  基底夹层膜
51  接触口
52  填充金属
61  保护膜
71  隔层金属
81  第一层布线
82  第一与第二层之间的绝缘膜
83  第一通孔
91  第二层布线
92  第二与第三层之间的绝缘膜
93  第二通孔
101 第三层布线
102 第三与第四层之间的绝缘膜
103 第三通孔
111 第四层布线
112 覆盖膜
接着，参照附图描述本发明的一项实施例。
在本发明中，如图8(a)所示，形成底层氧化物21以在有半导体元件的硅衬底上缓解应力。若底层氧化物21仅用于缓解应力，其厚度可如现有技术的示例在100至500埃的范围内。但在本发明中底层氧化物21形成的膜厚必须满足本发明的关系式且能防止由底氧化物本身所含潮气产生的缓慢俘获。满足这些条件的底层氧化物21的厚度为1000至15000埃，并在其上为防止外界潮气侵入制成隔膜厚度大约50至500埃的氮化物膜。另外，还有一种方法，不生长氮化物膜，先形成底层氧化物，然后采用氮离子注入使氧化物表面氮化制成一层隔膜。
隔膜30形成后，为平整基底形成基底夹层膜41，其厚度范围在8000至15000埃，但当底层氧化物21形成较厚时，可根据情况省去基底夹层膜41。
然后，如图8(b)所示，制做接触口51，并如图9(a)所示，形成硅衬底11的保护膜61。此后，为制备接触口的欧姆结，高密度的N型和P型掺杂剂分别注入到接触口的N型扩散层和P型扩散层。然后，形成如厚度为200至500埃的等离子体CVD氧化物膜作为保护膜61。
随后，如图9(b)所示，通过各向异性刻蚀去掉保护膜61。
接着，为了去掉硅上自然生长的氧化物和降低接触电阻，进行湿法的氧化物刻蚀以获得如图10(a)所示的状态。因此时隔膜30未被刻蚀，在接触口内部形成隔膜檐32。
图10(b)是表示接触口内部状态的典型视图。当假设接触口深度为A、口径为B、底层氧化物厚度为C、隔膜檐突出长度为D时，就定出底层氧化物厚度C和口的深度A使其满足下面的不等式。
              tan-1(B/A)＜tan-1((B-D)/(A-C))(由于接触口直径由设计决定，隔膜檐突出的长度由湿法的氧化物刻蚀量决定，对制造工艺进行改变的自由度被限制得小了)。
当上面的不等式有效时，隔膜檐荫影部位33仅在接触口侧壁上形成。因此硅衬底11经过后来进行的金属溅射不会留有裸露的条件。
接着，如图11所示，溅射隔层金属71以防止金属布线或接触口填充金属与硅衬底的反应。形成厚度在500-3000埃的Ti或TiN或其化合物薄膜作为隔层金属。此时虽然上面提到的隔膜檐荫影部位33没有被溅射上隔层金属，但硅衬底11没有因此而裸露。
接着，参照图10(b)对本发明一项实施例的运行进行描述。
图10(b)是表示本发明的接触口的典型内部状态视图。
如在结构说明中所述，当接触口深为A、口的直径为B、底层氧化物厚度为C和隔膜檐突出长度为D时，本发明的半导体器件有下面的关系
              tan-1(B/A)＜tan-1((B-D)/(A-C))所以氮化物膜檐荫影仅产生在接触口的侧壁上；而在后来进行隔层金属溅射时没有让硅衬底11裸露出来。
接着，参照附图，对本发明的一项实施例进行描述。
在本发明中，如图8(a)所示，形成大约1500埃厚的底层氧化物21对含有半导体元件的硅衬底11上的应力进行缓解。并在底层氧化物上形成厚度约为200埃的氮化物膜30以防止外界潮气的侵入。
然后，用硼磷硅玻璃(BPSG)形成平整基底的厚度约为10000埃的基底夹层膜41。
然后，如图8(b)所示，形成直径约为0.6μm的接触口51，并如图9(a)所示，形成硅衬底11的保护膜61。此后，为了建立接触口欧姆结，将高密度的N型和P型掺杂剂分别注入到接触口上的N型和P型扩散层中。然后，形成如等离子体CVD之类的250埃厚的氧化物膜作为保护膜61。
下一步，如图9(b)所示，通过各向异性刻蚀去掉保护膜61。
接着，为了去掉硅上自然生长的氧化物和降低接触电阻，利用湿法刻蚀液130BHF刻蚀氧化物30秒，得到如图10(a)所示的状态。由于氮化物膜此时没有受到刻蚀，由上述的刻蚀时间预计在接触口51内形成突出长度约为300埃的氮化物膜檐。
图10(b)是此时的接触口内部的状态典型示意图。现在在本发明的实施例中，接触口深度A＝11,700埃，口直径为B＝6,000埃，底层氧化物厚度C＝1,500埃，隔膜檐突出长度D＝300埃，这样，
                  tan-1(B/A)＝0.4739，
                 tan-1((B-D)/(A-C))＝0.5096
所以，满足下面的不等式。
                 tan-1(B/A)＜tan-1((B-D)/(A-C))
同样在这种情况下，隔膜檐的荫影33仅在接触口的侧壁上产生，因此在以后进行的隔层金属溅射中，未使硅衬底11裸露出来。
接着，如图11所示；溅射形成隔层金属71以防止金属布线成接触口填充金属与硅衬底之间作用。形成500埃厚的钛膜和上面的1,500埃厚的TiN膜做为隔层金属。
接着参照图10(b)对本发明实施例的运行进行描述。
图10(b)是本发明的接触口的内部状态典型示意图。
现在按照上述的实施例，接触口深A＝11,700埃，口直径B＝6,000埃，底层氧化物厚度C＝1,500埃，隔膜檐突出长度D＝300埃，这样，
            tan-1(B/A)＝0.4739，
            tan-1((B-D)/(A-C))＝0.5096
所以，满足下面的不等式。
            tan-1(B/A)＜tan-1((B-D)/(A-C))
所以，隔膜檐的荫影33仅产生在接触口侧壁上因而在以后进行隔层金属溅射中未使衬底硅11裸露出来。
如上所述，在本发明中，以接触口深度A、口直径B、底层氧化物厚C和隔膜檐突出部分长度D满足下面的不等式。
              tan-1(B/A)＜tan-1((B-D)/(A-C))
由于隔膜檐的荫影未投射到接触口底部的硅衬底上，当溅射隔层金属时隔膜檐的荫影不会使接触口底部的硅衬底裸露出来。由此有效地防止了可靠性的恶化。

Claims (3)

1.一种由硅半导体衬底、底层氧化物和用以防止外界潮气侵入的隔膜组成的半导体器件，其特征在于，假设用符号A表示接触口深度，用B表示所述的接触口直径，用C表示在所述的隔膜和所述的硅半导体衬底之间形成的底层氧化物的厚度，用D表示所述的隔膜檐的突出长度，膜檐是为去掉硅半导体衬底上自然生长的氧化物和降低接触电阻而进行氧化物的湿法刻蚀形成在接触口内部的，按以上假设确立下列关系，
tan-1(B/A)＜tan-1((B-D)/(A-C)).
2.按照权利要求1所述的半导体器件，其特征在于，所述用以防止外界潮气侵入的隔膜是由氮化物膜构成的。
3.按照权利要求1所述的半导体器件，其特征在于，所述用以防止外界潮气侵入的隔膜是由氮离子注入到所述底层氧化物表面形成的一层膜构成的。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100631279B1 (ko) * 2004-12-31 2006-10-02 동부일렉트로닉스 주식회사 고전압용 트랜지스터의 제조 방법
JP2007273756A (ja) * 2006-03-31 2007-10-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
CN102373471B (zh) * 2010-08-25 2014-07-23 中国印钞造币总公司 纪念币模具表面制备氮化钽涂层的工艺方法
JP6767302B2 (ja) 2017-04-14 2020-10-14 東京エレクトロン株式会社 成膜方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675313A (en) * 1970-10-01 1972-07-11 Westinghouse Electric Corp Process for producing self aligned gate field effect transistor
JPS60202943A (ja) * 1984-03-28 1985-10-14 Hitachi Ltd 絶縁膜の形成方法
JP2751181B2 (ja) * 1988-02-20 1998-05-18 ソニー株式会社 半導体装置の製法
JPH03173126A (ja) * 1989-11-30 1991-07-26 Mitsubishi Electric Corp 多層膜構造の半導体装置およびその製造方法
JP2561383B2 (ja) * 1990-11-02 1996-12-04 山形日本電気株式会社 半導体集積回路装置の製造方法
JPH04186657A (ja) * 1990-11-16 1992-07-03 Sharp Corp コンタクト配線の作製方法
US5294295A (en) * 1991-10-31 1994-03-15 Vlsi Technology, Inc. Method for moisture sealing integrated circuits using silicon nitride spacer protection of oxide passivation edges
JP3236399B2 (ja) * 1993-04-02 2001-12-10 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH10270549A (ja) 1998-10-09
DE69823909D1 (de) 2004-06-24
DE69823909T2 (de) 2005-06-09
CN1083619C (zh) 2002-04-24
KR100304686B1 (ko) 2001-11-02
EP0867936B1 (en) 2004-05-19
EP0867936A3 (en) 2000-06-28
US6111320A (en) 2000-08-29
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