KR19980079938A - 수분 침투를 방지하는 장벽막을 갖는 반도체 장치 - Google Patents

수분 침투를 방지하는 장벽막을 갖는 반도체 장치 Download PDF

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Abstract

본 발명에 따르면, 콘택 깊이를 부호 A, 상기 콘택의 직경을 B, 상기 장벽막과 상기 실리콘 반도체 기판 사이에 형성되어지는 상기 하부 산화막의 두께를 C, 및 상기 장벽막의 처마 돌출길이를 D 로 가정함으로써, 실리콘 반도체 기판상의 자연 산화막을 제거하여 콘택저항을 감소시키기 위하여 산화막 습식 에칭이 수행되는 경우에 음영부가 상기 콘택 내부에 형성되며, 하기 관계식,
tan-1(B/A) ＜ tan-1((B-D)/(A-C))
이 성립한다.
외부로부터의 수분침투를 방지하기 위한 상기 장벽막은 질화막으로 구성되거나 또는, 외부로부터의 수분침투를 방지하기 위한 상기 장벽막은 상기 하부 산화막의 표면상에 질소 이온주입을 수행하여 형성된 막으로 구성될 수 있다.

Description

수분 침투를 방지하는 장벽막을 갖는 반도체 장치
본 발명은 반도체 장치에 관한 것으로, 좀더 상세하게는, 외부로부터의 수분의 투과를 방지하는 장벽막을 갖는 반도체 장치에 관한 것이다.
현재의 미세 MOS 트랜지스터 분야에 있어서, 2차 저속 트랩핑 (slow trapping) 현상이 문제가 되고 있다. (이하 설명에서, 저속 트랩핑은 2차 저속 트랩핑을 의미한다. 참고문헌, 엔 노요리 등의 Secondary slow trapping-A new moisture induced instability phenomenon in scaled CMOS devices, 20th Ann. Proc. International Reliability Physics Symposium, pp.113 - 112, 1982. 참조).
저속 트랩핑은 트랜지스터의 Vt 와 같은 특성이 층간절연막에 함유된 수분에 의해 시간 지연변화를 겪게 되는 현상을 의미한다. 그에 대한 대항수단으로서, 우수한 방수성질을 갖는 질화막과 같은 막이 저속 트랩핑의 발생을 방지하기 위하여 외부로부터의 수분의 통과를 방지하는 장벽으로서 형성된다.
이하 종래 기술을 도 1 및 도 2a 와 2b 를 참조하여 설명한다.
질화막과 같은 장벽막이 형성되는 경우, 예를들어, 질화막 (31) 이 도 1 에 나타낸 바와 같이 배선공정이 완결된 후에 형성되게 되면, 산화막으로 형성된 부수적인 다른 층간 절연막 (도 1 의 41, 82, 92, 102, 112) 이 실리콘 기판 (11) 과 질화막 (31) 과의 사이에 형성됨으로써, 층간 절연막에 함유된 수분에 의해 유발되는 저속 트랩핑을 발생시키게 된다. 비록 도 1 에는 4 층 배선을 나타내었지만, 미래의 소형화와 배선공정의 고집적화는 더이상의 다층 배선이 요구될 것이므로, 저속 트랩핑을 방지하는 대항수단으로서 배선공정을 완결한 후에 장벽막을 형성하는 것이 무의미하게 된다.
만약, 도 2a 에 나타낸 바와 같이 트랜지스터가 형성된 후에 질화막 (31) 이 형성되게 되면, 실리콘 기판 (11) 과 질화막 (31) 과의 사이에 다른 층간 절연막이 존재하지 않게 되나, 그러나 이경우에 있어서는, 질화막 (31) 이 소오스·드레인 확산층의 영역내의 실리콘 기판상에 직접 형성되므로, 질화막 형성시에 발생된 스트레스 또는 실리콘 계면상에 발생된 레벨로 인해 누설전류의 흐름이 증가되는 문제점이 야기된다.
따라서, 도 2a 에 나타낸 바와 같이, 트랜지스터 형성후에 스트레스 경감을 위한 하부 산화막 (21) 을 형성하는 단계와, 그 상부에 질화막 (31) 을 형성하는 단계를 포함하는 방법이 적용된다. 질화막 (31) 을 형성하는 대신, 하부 산화막을 형성한 후, 그 산화막 표면을 장벽막으로서 질화시키기 위하여 그 상부에 질소 이온주입을 행하는 또다른 방법이 있다.
다음으로, 도 3 내지 도 7 을 참조하여 종래기술을 설명한다.
도 3a 에 나타낸 바와 같이, 먼저 반도체 소자가 상부에 형성되는 실리콘 기판 (11) 상에 하부 산화막 (21) 이 스트레스 경감을 위하여 형성된다. 요구되는 하부 산화막 (21) 의 두께는 그 상부에 형성되어질 질화막의 두께에 따라 변화하더라도, 만약 100 내지 500 Å 범위내에만 있으면, 그 하부 산화막 (21) 의 두께는 스트레스를 경감하는 역할을 수행하기에 충분하다. 또한, 하부 산화막 (21) 상에는, 50 내지 500 Å 두께의 질화막 (31) 이 수분 투과를 체킹하는 장벽막으로서 형성된다. 그 장벽막을 형성하기 위하여, 질화막 (31) 을 형성하는 대신에, 먼저 하부 산화막을 형성한 후, 그 산화막 표면을 질화시키는 질소 이온주입을 수행하는 단계로 이루어진 또다른 방법이 있다.
그후, 베이스 (base) 를 평탄화시키는 베이스 층간절연막 (41) 이 8,000 내지 15,000 Å 의 범위의 두께로 형성된다.
그후, 개구 콘택 (51) 이 도 3b 에 나타낸 바와 같이 제공되며, 콘택에 대해 오믹 (omic) 접합을 형성하기 위하여, 고밀도의 N형 도판트와 P형 도판트가 N형 확산층상의 콘택과 P형 확산층상의 콘택으로 각각 주입된다. 그러나, 이 경우에, 개구 콘택을 형성한 직후의 도판트 주입은 때때로 실리콘 기판상에 격자결함을 유발함으로써, 누설과 같은 문제점을 일으키게 된다.
따라서, 도 4a 에 나타낸 바와 같이, 상기 고밀도 콘택 주입이 기판 (11) 의 보호막 (61) 이 형성된 후에 수행된다. 이때, 보호막 (61) 은 플라즈마 CVD 산화물과 같은 것으로 100 내지 300 Å 두께로 형성된다. 그러나, 플라즈마 CVD 산화막이 빈약한 커버리지 (coverage) 를 가짐으로서, 막 두께가 콘택 측벽에서 작아지게 되며, 콘택 바닥에 인접한 측벽에서 특히 산화막이 거의 형성되지 않는다.
다음으로, 도 4b 에 나타낸 바와 같이, 보호막 (61) 이 이방성 에칭에 의해 제거된다.
그후, 실리콘 상의 자연 산화막을 제거하여 콘택 저항을 감소시키기 위하여, 습식 에칭이 도 5a 에 나타낸 바와 같이, 산화막에 대해 수행된다. 산화막 습식 에칭은, H2O : HF = 30 : 1 용액에 대한 완충제로서 NH4F 를 첨가시켜 제조된 에칭 용액 (이하, 이 에칭용액을 130 BHF 라함) 으로 약 30초간 수행되었다. 이때, 콘택 바닥의 측벽상에 보호막 (61) 이 거의 존재하지 않기 때문에, 콘택의 측벽은 에칭되나, 질화막 (31) 은 에칭되지 않아, 질화막의 처마 (eaves) 가 콘택 (51) 의 내부에 형성되어진다. 상기 에칭시간에 있어, 질화막의 처마 (32) 의 돌출길이는 약 300 Å 이다.
다음으로, 도 5b 에 나타낸 바와 같이, 배선금속 또는 콘택 충진 금속과 실리콘 기판간의 작용을 방지하기 위하여 비록 장벽 금속 (71) 이 스퍼터링시켜 형성되지만, 이때 장벽막은 상술한 질화막 처마 (32) 의 하측 부분상에 스퍼터링시켜 형성되지 않는다.
도 6 은 장벽금속이 스퍼터링되기 전의 콘택 내부상태를 나타낸 전형적인 도면이다. 즉, 콘택 깊이가 A 이고, 콘택 직경이 B, 하부 산화막 두께가 C, 질화막 처마의 돌출길이가 D 인 경우, 하기와 같은 부등식,
tan-1(B/A) ＞ tan-1((B-D)/(A-C))
이 성립한다.
예를들어, 콘택 깊이 A = 8550 Å 이고, 콘택 직경 B = 5000Å, 하부 산화막 두께 C = 500 Å, 질화막 처마의 돌출길이 D = 300 Å 로 가정하면, 상기 부등식을 만족시키는 하기 데이터,
tan-1(B/A) = 0.5292
tan-1(((B-D)/(A-C)) = 0.5285
가 얻어진다.
소형화가 더욱 진전되어 미래에 콘택 부피가 더욱 소형화되는 경우에, 이러한 경향은 더욱 증가되게 될 것이다.
또한, 상기 관계식을 만족시키는 종래 예에서, 질화막 처마 (32) 에 의해 형성된 처마 음영부 (eaves shade, 33) 가 도 5b 에 나타낸 바와 같이 콘택 바닥의 실리콘 기판상에 발생되어, 이 부분상에 장벽 금속 (71) 이 스퍼터링되지 않아, 실리콘 기판 (11) 을 노출시키게 된다.
그후, 제 1 층 배선 (81) 금속이 도 7a 에 나타낸 바와 같이 형성되거나, 또는 콘택 내부를 채우는 충진 금속 (52) 이 도 7b 에 나타낸 바와 같이 형성된다. 이 경우, 콘택 바닥상의 실리콘 기판 (11) 의 질화막 처마 음영부 (33) 가 그 상부에 장벽막 (71) 을 갖지 않아 실리콘이 노출된 상태로 유지되므로, 제 1 층 배선 (81) 금속 또는 콘택 충진금속 (52) 과 기판 (11) 이 후속 열처리 공정 등에서 상호 작용하게 된다. 예를들어, 만약 제 1 층 배선 (81) 금속이 알루미늄 또는 알루미늄 합금이면, 실리콘과 알루미늄이 상호작용하여 합금 스파이크 (spike) 을 발생시킴으로써, 누설을 유발시키게 된다. 또한, 충진 금속 (52) 을 형성하기 위하여, WF4가스를 이용한 가스상 반응이 이용되어, 텅스텐 W 을 형성한다. 그러나, 이 경우에, 실리콘과 불소 (F) 가 장벽막을 갖지 않는 영역에서 서로 반응하며, 따라서 콘택 바닥의 실리콘 기판상에 오목부 (hollow disfigurement, 34) 가 콘택 바닥에서 실리콘 기판상에 발생됨으로써 누설 등의 야기를 유발시키게 된다.
상술한 문제점을 야기하는 질화막 처마를 제거하기 위한 예가 일본 공개공보 제 208367/1991 호에 개시되어 있다. 이 예의 질화막은 폴리실리콘 캐패시터의 유전체막으로 형성되며, 이 예에서 나타낸 바와 같이, 만약 필요한 부분의 질화막만이 잔존하게 되고 콘택 개구에서 다른 질화막이 제거되게 되면, 질화막 처마가 생성되지 않게 된다. 그러나, 이 방법은 여러 가지 문제점들을 갖고 있으며, 복잡한 공정 단계의 증가를 요하기 때문에 실용적이지 못하며, 또한, 질화막이 수분 장벽막으로서 사용되는 경우에, 만약 질화막이 제거된 영역이 커지게 되면, 장벽막으로서 더 이상의 기능을 할 수가 없게 된다.
즉, 상술한 종래기술은 다음과 같은 문제점을 갖고 있다.
질화막 처마 음영 부분이 실리콘 기판상에 형성되므로, 장벽금속이 콘택내부의 질화막 처마 음영부분상에 스퍼터링되지 않아, 실리콘 기판이 노출되어 배선금속이나 콘택 충진금속과 직접 접촉되게 잔존됨으로써, 장치의 신뢰성 등을 열화시키는 누설 등의 원인이 되는 결함을 발생시키게 된다.
따라서, 본 발명의 목적은 외부로 부터 수분의 침투를 방지하는 장벽막을 갖고, 콘택내부에 생성된 장벽막 처마로 인해 실리콘 기판이 노출되어지는 것을 방지함으로써, 신뢰성의 열화를 성공적으로 피할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 외부로부터 수분 침투를 방지하는 장벽막을 갖는 반도체 장치는, 콘택 깊이를 A, 콘택 직경을 B, 장벽막과 실리콘 기판과의 사이에 형성되어지는 하부 산화막의 두께를 C, 실리콘 기판상의 자연 산화막을 제거하여 콘택 저항을 감소시키기 위하여 산화막 습식에칭이 수행되는 경우에 콘택 내부에 형성되어지는 장벽처마 돌출길이를 D 라고 가정하는 경우에,
tan-1(B/A) ＜ tan-1((B-D)/(A-C)
인 관계를 갖는다.
또한, 외부로부터의 수분 침투를 방지하는 장벽막은 하부 산화막의 표면상에 질소이온주입을 수행하여 형성된 막으로 이루어질 수가 있다.
따라서, 상술한 관계를 갖는 것에 의해서, 장벽금속이 스퍼터링할 때에 장벽막 처마 음영부에 의해 콘택 바닥의 실리콘 기판이 노출되는 상태를 방지하는 것이 가능하게 된다.
도 1 은 장벽막이 외부로부터의 수분의 침투를 방지하기 위하여 형성되는 경우에 채용되어지는 종래기술의 여러 가지 구조에 포함된 문제점들을 설명하는 단면도.
도 2a 및 2b 는 장벽막이 외부로부터의 수분의 침투를 방지하기 위하여 형성되는 경우에 채용되어지는 종래기술의 여러 가지 구조에 포함된 문제점들을 각각 설명하는 단면도.
도 3a 및 3b 는 제조공정 순서로 각각 나타낸 종래예의 단면도.
도 4a 및 4b 는 제조공정 순서로 각각 나타낸 종래예의 단면도.
도 5a 및 5b 는 제조공정 순서로 각각 나타낸 종래예의 단면도.
도 6 은 종래예의 구조적 특징을 나타낸 단면도.
도 7a 및 7b 는 종래예에서의 문제점들을 나타낸 단면도.
도 8a 및 8b 는 제조공정 순서로 각각 나타낸 본 발명의 실시예의 단면도.
도 9a 및 9b 는 제조공정 순서로 각각 나타낸 본 발명의 실시예의 단면도.
도 10a 는 제조공정 순서로 나타낸 본 발명의 실시예의 단면도.
도 10b 는 본 발명의 구조적 특성을 나타낸 전형적인 도면.
도 11 은 제조공정 순서로 각각 나타낸 본 발명의 실시예의 단면도.
도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 21 : 하부 산화막
30 : 장벽막 32 : 장벽막 처마
33 : 장벽막 처마 음영부 41 : 베이스 층간막
51 : 개구 콘택 61 : 보호막
71 : 장벽금속
다음으로, 도면을 참조하여 본 발명의 실시예를 설명한다.
본 발명에 있어서, 도 8a 에 나타낸 바와 같이, 하부 산화막 (21) 이 반도체 소자가 상부에 제공되는 반도체 기판상의 스트레스 경감을 위하여 형성된다. 만약 하부 산화막 (21) 이 스트레스 경감을 위해서만 사용되게 되면, 그 두께는 종래 예에서와 같이 100 내지 500 Å 범위가 될 수도 있으나, 본 발명의 하부 산화막 (21) 은 본 발명의 관계식을 만족하고 하부 산화막 자체에 함유된 수분으로 인해 발생되는 저속 트랩핑을 방지할 수 있는 막 두께로 하여야 한다. 이러한 조건들을 만족시키는 하부 산화막 (21) 의 두께는 1,000 내지 15,000 Å 이며, 그 상부에 외부로부터의 수분 침투를 방지하는 장벽막 (30) 이 두께 약 50 내지 500 Å 의 질화막과 같은 것으로 제조된다. 또한, 질화막을 제조하는 대신에, 먼저 하부 산화막이 형성된 후, 장벽막을 형성하기 위하여 질소 이온주입이 수행되어 그 산화막 표면을 질화시키는 방법이 있다.
장벽막 (30) 이 형성된 후, 베이스 층간막 (41) 이 베이스를 평탄화시키기 위하여 8,000 내지 15,000 Å 범위의 두께로 형성되나, 하부 산화막 (21) 이 두껍게 형성되는 경우에는, 베이스 층간막 (41) 은 경우에 따라서 생략될 수도 있다.
그후, 도 8b 에 나타낸 바와 같이, 개구 콘택 (51) 이 형성되며, 도 9a 에 나타낸 바와 같이, 실리콘 기판 (11) 의 보호막 (61) 이 형성된다. 그후, 콘택의 오믹 접합을 제조하기 위하여, 고밀도의 N형 도판트 및 P형 도판트가 N형 확산층과 P형 확산층으로 각각 주입된다. 그후, 200 내지 500 Å 의 플라즈마 CVD 산화물 등이 보호막 (61) 으로서 형성된다.
뒤이어, 도 9b 에 나타낸 바와 같이, 보호막 (61) 이 이방성 에칭에 의해 제거된다.
다음으로, 실리콘 상의 자연 산화막을 제거하여, 콘택 저항을 감소시키기 위하여, 산화막 습식 에칭이 수행되어 도 10a 에 나타낸 상태가 얻어지게 된다. 이때 장벽막 (30) 이 에칭되지 않으므로, 장벽막 처마 (32) 가 콘택 (51) 내부에 형성된다.
도 10b 는 콘택의 내부상태를 나타낸 전형적인 도면이다. 즉, 콘택 깊이는 A, 콘택 직경은 B, 하부 산화막 두께는 C, 장벽막 처마 돌출길이는 D 라 가정하면, 하부 산화막 두께 (C) 및 콘택 깊이 (A) 가 하기 부등식,
tan-1(B/A) ＜ tan-1((B-D)/(A-C))
을 만족하도록 결정 되어진다.
(콘택직경이 설계에 의해 정해지며, 장벽막 처마 돌출길이가 산화막 습식 에칭양에 의해 결정되므로, 제조공정시에 수행되어지는 변화의 자유도는 작게 제한된다).
상기 관계 부등식이 유효한 경우, 장벽막 처마 음영부 (33) 가 콘택 측벽상에만 형성되어, 실리콘 기판 (11) 이 나중에 수행되는 장벽금속 스퍼터링을 통하여 노출된 상태로 존재하지 않게 된다.
다음으로, 도 11 에 나타낸 바와 같이, 장벽금속 (71) 이 배선금속이나 콘택 충진금속과 실리콘 기판 사이의 작용을 방지하기 위하여 스퍼터링시켜 형성된다. 장벽금속으로서, Ti 막 또는 TiN 막 또는 그 조성물이 500 내지 3,000 Å 의 두께로 형성된다. 이때, 비록 장벽금속이 상술한 장벽금속 처마 음영부분 (33) 상에 스퍼터링시켜 형성되지만, 이에 의해 실리콘 기판 (11) 이 노출되지 않는다.
다음으로, 도 10b 를 참조하여 본 발명의 실시예의 작용을 설명한다.
도 10b 는 본 발명의 콘택의 전형적인 내부 상태도를 나타낸 것이다.
상술한 구조 설명에서 설명한 바와 같이, 본 발명의 반도체 장치는 콘택 깊이가 A, 콘택 직경이 B, 하부 산화막 두께가 C, 장벽막 처마 돌출부 길이가 D 인 경우에,
tan-1(B/A)＜tan-1((B-D)/(A-C))
인 관계를 갖는다.
따라서, 질화막 처마 음영부 (33) 가 콘택 측벽상에만 형성됨으로써, 실리콘 기판이 이후에 수행되는 장벽금속 스퍼터링시에 노출되도록 남겨지지 않게 된다.
다음으로, 본 발명의 실시예를 도면을 참도하여 설명한다.
본 발명에 있어서, 도 8a 에 나타낸 바와 같이, 약 1,500Å 두께의 하부 산화막 (21) 이 반도체 소자가 제공되어지는 실리콘 기판 (11) 상에 스트레스 경감을 위해 형성되며, 하부 산화막 (21) 상부에, 약 200 Å 두께의 질화막 (30) 이 외부로부터의 수분침투를 방지하기 위한 장벽막으로서 형성된다.
그후, 베이스를 평탄화시키기 위한 베이스 층간 막 (41) 이 BPSG 막으로 약 10,000 Å 의 두께로 형성된다.
그후, 도 8b 에 나타낸 바와 같이, 직경 약 0.6㎛ 의 개구 콘택 (51) 이 형성되며, 도 9a 에 나타낸 바와 같이, 실리콘 기판 (11) 의 보호막 (61) 이 형성된다. 그후, 콘택의 오믹접합을 형성하기 위하여, 고밀도의 N형 도판트와 P형 도판트가 N형 확산층과 P형 확산층으로 각각 주입된다. 이후, 250 Å 두께의 플라즈마 CVD 산화물 등이 보호막 (61) 으로서 형성된다.
뒤이어, 도 9b 에 나타낸 바와 같이, 보호막 (61) 이 이방성 에칭에 의해 제거된다.
다음으로, 실리콘상의 자연 산화막을 제거하여 콘택 저항을 감소시키기 위하여, 130BHF 에 의한 습식 에칭이 산화막상에 30초간 행하여 도 10a 에 나타낸 바와 같은 상태를 얻게 된다. 이때 질화막이 에칭되지 않기 때문에, 질화막 처마 (32) 가 상기 에칭 시간으로부터 예견되는 약 300 Å 의 처마 돌출길이로 콘택 (51) 내부에 형성된다.
도 10b 는 이때의 콘택의 전형적인 내부 상태도이다. 본 발명에 있어서, 콘택 깊이 A = 11,700 Å, 콘택직경 B = 6,000 Å, 하부 산화막 두께 C = 1,500 Å, 및 장벽막 처마 돌출길이 D = 300 Å 이면,
tan-1(B/A) = 0.4739
tan-1((B-D)/(A-C)) = 0.5096
이다.
따라서, 하기 부등식,
tan-1(B/A) ＜ tan-1((B-D)/(A-C))
을 만족한다.
또한, 이 경우에, 장벽막 처마 음영부 (33) 가 콘택 측벽상에만 형성됨으로써, 실리콘 기판 (11) 이 이후에 수행되는 장벽금속 스퍼터링시에 노출되어지도록 잔존되지 않게 된다.
다음으로, 도 11 에 나타낸 바와 같이, 장벽금속 (71) 이 배선금속이나 콘택 충진금속과 실리콘기판 간의 작용을 방지하기 위하여 스퍼터링에 의해 형성된다. 장벽금속으로서, 약 500 Å 의 Ti 막 및 1,500 Å 의 상부 TiN 막이 형성된다.
다음으로, 도 10b 를 참조하여 본 발명의 실시예의 작용을 설명한다.
도 10b 는 본 발명의 콘택의 전형적인 내부상태도를 나타낸 것이다.
상기 실시예에서, 콘택 깊이 A = 11,700, 콘택 직경 B = 6,000 Å, 하부 산화막 두께 C = 1,500 Å 및 장벽막 처마 돌출길이 D = 300 Å 이면,
tan-1(B/A) = 0.4739
tan-1((B-D)/(A-C)) = 0.5096
이다.
따라서, 하기 부등식,
tan-1(B/A) ＜ tan-1((B-D)/(A-C))
을 만족한다.
따라서, 장벽막 처마 음영부 (33) 가 콘택 측벽상에만 형성됨으로써, 장벽금속 스퍼터링이 후에 수행되는 경우에 노출되도록 실리콘 기판 (11) 이 잔존하지 않게 된다.
이상 설명한 바와 같이, 콘택 길이 (A), 콘택직경 (B), 하부 산화막 두께 (C), 및 장벽막 처마 돌출길이 (D) 에 있어서, 본 발명은 다음 부등식,
tan-1(B/A) ＜ tan-1((B-D)/(A-C))
을 만족하게 된다.
장벽막 처마 음영부가 콘택 바닥의 실리콘 기판상에만 돌출되지 않기 때문에, 장벽금속이 스퍼터링되는 경우에 장벽막 처마의 음영부에 의해 유발될 수 있는 노출된 상태로 콘택 바닥의 실리콘 기판이 잔존되지 않게 됨으로써, 신뢰성의 열화를 우수하게 방지할 수가 있다.

Claims (3)

  1. 실리콘 반도체기판, 하부 산화막 및 외부로부터의 수분 침투를 방지하는 장벽막을 구비하며,
    콘택 깊이를 부호 A, 상기 콘택의 직경을 B, 상기 장벽막과 상기 실리콘 반도체 기판 사이에 형성되어지는 상기 하부 산화막의 두께를 C, 및 상기 장벽막의 처마 돌출길이를 D 로 가정함으로써, 실리콘 반도체 기판상의 자연 산화막을 제거하여 콘택저항을 감소시키기 위하여 산화막 습식 에칭이 수행되는 경우에 처마가 상기 콘택 내부에 형성되며, 하기 관계식,
    tan-1(B/A) ＜ tan-1((B-D)/(A-C))
    이 성립하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    외부로부터의 수분침투를 방지하기 위한 상기 장벽막은 질화막으로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    외부로부터의 수분침투를 방지하기 위한 상기 장벽막은 상기 하부 산화막의 표면상에 질소 이온주입을 수행하여 형성된 막으로 구성되는 것을 특징으로 하는 반도체 장치.
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