KR100566303B1 - 리세스된 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 전도막의 스텝 커버리지 불량으로 인한 보이드 또는 심의 발생을 방지할 수 있는 게이트 전극 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판을 선택적으로 식각하여 게이트 전극 형성 영역에 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 최종 패턴 형성 후 잔류하는 두께 이상의 높이에서 계곡이 형성되도록 상기 오픈부를 채우는 전도성 실리콘막을 형성하는 단계; 최종 패턴 형성 후 잔류하는 두께가 남도록 상기 전도성 실리콘막을 평탄화하여 상기 계곡을 제거하는 단계; 평탄화된 상기 전도성 실리콘막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 전도성 실리콘막 및 상기 게이트 산화막을 선택적으로 식각하여 리세스된 게이트 전극을 형성하는 단계를 포함하는 리세스된 게이트 전극 형성 방법을 제공한다.
리세스된 게이트 전극, 전도성 실리콘막, 텅스텐 실리사이드, 평탄화, 트랜지스터.
Description
도 1a 내지 도 1d는 종래기술에 따른 리세스된 게이트 전극 형성 공정을 도시한 단면도.
도 2는 도 1b의 공정이 완료된 반도체 소자를 도시한 SEM 사진.
도 3은 전도막(105)으로 텅스텐 실리사이드를 적용한 경우 보이드가 발생한 도 1c를 도시한 TEM 사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 리세스된 게이트 전극 형성 공정을 도시한 단면도.
도 5는 전도막으로 티타늄 나이트라이드를 적용한 경우의 도 4d를 도시한 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
400 : 기판 401 : 오픈부
402 : 게이트 산화막 403 : 전도성 실리콘막
405 : 전도막
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 리세스된(Recessed) 게이트 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라, 일반적인 트랜지스터 구조에서는 트랜지스터의 문턱전압(Threshold voltage)이 급격히 낮아지는 이른바, 단채널 효과(Short channel effect)가 현저하게 증가하는 문제점이 있다. 이러한 문제를 해결하기 위해 실리콘 기판에 홈을 형성하여 리세스된 게이트전극 구조를 갖는 트래지스터를 제조함으로써, 채널 길이를 길게 형성하려는 시도가 진행되어 왔다.
또한, 메모리 소자인 DRAM(Dynamic Random Access Memory)에서는 소자의 집적도가 증대됨에 따라 과다한 이온주입에 의한 전계(Electric field) 증가 현상으로 접합 누설전류(Junction leakage)가 증가하여 데이타 리테션 타임(Data retention time)이 감소하는 치명적인 문제가 발생한다. 이러한 문제를 해결하기 위한 한가지 방법으로 기판을 소정 깊이 리세스 시킨 후 셀 트랜지스터를 형성하는 방법이 있다. 그 결과 접합 누설전류를 감소시켜 데이타 리텐션 타임을 증가시킬 수 있다.
한편, 소자의 집적도가 증가함에 따라 게이트 전극(Gate electrode)으로 저 항이 매우 낮은 물질을 요구하고 있으며, 저저항 전극의 대표적인 예는 텅스텐 실리사이드, 텅스텐 나이트라이드, 티타늄 나이트라이드 또는 텅스텐 등이 있으며, 통상적으로 이들 물질을 폴리실리콘 위에 증착하여 게이트 전극의 전체 저항을 낮출 수 있다.
도 1a 내지 도 1d는 종래기술에 따른 리세스된 게이트 전극 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 리세스된 게이트 전극 형성 공정을 살펴본다.
도 1a에 도시된 바와 같이, 필드 산화막과 웰 등 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(100)의 트랜지스터가 형성될 영역을 선택적으로 식각하여, 즉 기판(100)을 리세스시킴으로써, 오픈부(101)를 형성한 다음, 오픈부(101)가 형성된 프로파일을 따라 게이트 산화막(102)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 게이트 산화막(102) 상에 폴리실리콘막(103)을 형성한다.
폴리실리콘막(103) 형성시에는 스텝커버리지(Step coverage)가 우수한 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 방식 등을 이용한다. 이 때, 오픈부(101)가 있는 하부 프로파일로 인해 증착 특성 상 오픈부(101) 중간에 해당하는 상부의 폴리실리콘막(103)에서 계곡(104)이 형성된다.
도 2는 도 1b의 공정이 완료된 반도체 소자를 도시한 SEM(Scanning Electron Microscopy) 사진이다.
도 2를 참조하면, 트랜지스터의 채널이 형성될 영역의 반도체 기판을 1500Å이 깊이로 리세스한 후, 폴리실리콘을 800Å의 두께로 증착한 후 촬영한 결과, 폴 리실리콘막(103) 표면에 계곡(104)이 형성되었음을 알 수 있다.
이어서, 도 1c에 도시된 바와 같이, 폴리실리콘막(103) 상에 저저항의 전도막(105)을 증착한다. 저저항의 전도막(105)은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 또는 티타늄 나이트라이드 등을 포함한다.
한편, 저저항의 전도막(105)은 스텝 커버리지가 불량하기 때문에 계곡(104)을 다 채우지 못하고 막 내에 보이드(Void) 또는 심(Seam)(106)을 형성한다.
도 3은 전도막(105)으로 텅스텐 실리사이드를 적용한 경우 보이드가 발생한 도 1c를 도시한 TEM(Transmission Electron Microscopy) 사진이다.
도 3을 참조하면, 폴리실리콘막(103)의 계곡 부분에 증착된 텅스텐 실리사이드 전도막(105)에서 보이드(106)가 발생하였음을 알 수 있다.
이어서, 도 1d에 도시된 바와 같이, 게이트 전극용 마스크 패턴을 이용하여 전도막(106)과 폴리실리콘막(103)을 선택적으로 식각하여 리세스된 게이트 전극을 형성한다.
한편, 도 1d에 도시된 바와 같이 게이트 전극 내에 보이드 또는 심(106)이 발생하여 게이트 전극의 저항을 증가시킨다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, 전도막의 스텝 커버리지 불량으로 인한 보이드 또는 심의 발생을 억제할 수 있는 리세스된 게이트 전극 형성 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판을 선택적으로 식각하여 게이트 전극 형성 영역에 오픈부를 형성하는 단계; 상기 오픈부가 형성된 프로파일을 따라 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 최종 패턴 형성 후 잔류하는 두께 이상의 높이에서 계곡이 형성되도록 상기 오픈부를 채우는 전도성 실리콘막을 형성하는 단계; 최종 패턴 형성 후 잔류하는 두께가 남도록 상기 전도성 실리콘막을 평탄화하여 상기 계곡을 제거하는 단계; 평탄화된 상기 전도성 실리콘막 상에 전도막을 형성하는 단계; 및 상기 전도막과 상기 전도성 실리콘막 및 상기 게이트 산화막을 선택적으로 식각하여 리세스된 게이트 전극을 형성하는 단계를 포함하는 리세스된 게이트 전극 형성 방법을 제공한다.
본 발명은 리세스된 다층의 전도막을 갖는 게이트 전극 형성시 상부 전도막의 스텝 커버리지 불량으로 인한 보이드 또는 심의 발생을 억제하기 위해 최종 패턴 형성 후 남는 부분 이상에 계곡이 형성될 정도로 하부의 전도막을 증착한 다음, 최종 패턴 형성 후 남는 부분 즉, 예정된 하부 전도막의 두께가 남을 때까지 하부 전도막을 평탄화하여 상부에 형성된 계곡을 제거한다. 따라서, 상부의 전도막 형성시 계곡으로 인한 보이드 또는 심의 발생을 원천적으로 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 리세스된 게이트 전극 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 리세스된 게이트 전극 형성 공정을 살펴본다.
도 4a에 도시된 바와 같이, 필드 산화막과 웰 등 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(400)의 트랜지스터가 형성될 영역을 선택적으로 식각하여, 즉 기판(400)을 리세스시킴으로써, 오픈부(401)를 형성한다. 이어서, 오픈부(401)가 형성된 프로파일을 따라 게이트 산화막(402)을 형성한다.
이 때, 오픈부(401)의 깊이가 1000Å ∼ 2000Å이 되도록 하는 것이 바람직하다.
이어서, 도 4b에 도시된 바와 같이, 게이트 산화막(402) 상에 전도성 실리콘막(403)을 형성한다.
전도성 실리콘막(403)은 폴리실리콘막 또는 비정질 실리콘막을 포함하며, 불순물이 포함된 형태로 증착할 수도 있고, 증착 후 불순물을 도핑할 수도 있다.
전도성 실리콘막(403) 형성시에는 스텝 커버리지가 우수한 LPCVD 방식 등을 이용한다.
이 때, 최종 패턴 형성 후 남는 두께(T) 이상에 계곡이 형성될 정도로 실리콘막(403)을 증착한다. 따라서, 최종 패턴 형성 후 남는 두께(T) 상부의 오픈부(401) 중간에 계곡(404)이 형성됨을 알 수 있다.
전도성 실리콘막(403)의 증착 두께는 오픈부(401) 깊이의 1.5배 ∼ 3배 정도가 되도록 하는 것이 바람직하다.
이어서, 도 4c에 도시된 바와 같이, 최종 패턴 형성시의 전도성 실리콘막(403)의 두께(T)가 남도록 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백 등의 평탄화 공정을 실시함으로써, 상부에 있던 계곡(404)을 제거한다.
이어서, 도 4d에 도시된 바와 같이, 전도성 실리콘막(403) 상에 저저항의 전도막(405)을 증착한다. 저저항의 전도막(405)은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 또는 티타늄 나이트라이드 등을 포함한다.
계곡(404)의 제거 결과, 저저항의 전도막(405)의 스텝 커버리지가 불량하더라도 전도성 실리콘막(403)에 대한 평탄화 공정에 의해 보이드 또는 심이 발생하지 않음을 알 수 있다.
도 5는 전도막(405)으로 티타늄 나이트라이드를 적용한 경우 보이드가 발생하지 않은 도 4d를 도시한 SEM 사진이다.
도 5를 참조하면, 전도성 실리콘막(403) 상부가 평탄하므로 오픈부(401) 중심의 상부에서 텅스텐 실리사이드 전도막(405)과 전도성 실리콘막(403) 사이에 보이드 또는 심이 발생하지 않았음을 확인할 수 있다.
이어서, 도 4e에 도시된 바와 같이, 게이트 전극용 마스크 패턴을 이용하여 전도막(405)과 전도성 실리콘막(403) 및 게이트 산화막(402)을 선택적으로 식각하여 리세스된 게이트 전극을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 다층이면서 리세스된 구조를 갖는 게이트 전극 형성시 최종 패턴 형성 후 남는 부분 이상에 계곡이 형성될 정도로 하부의 전도막을 증착한 다음, 최종 패턴 형성 후 남는 부분 즉, 예정된 하부 전도막의 두께가 남을 때까지 하부 전도막을 평탄화하여 상부에 형성된 계곡을 제거함으로써, 상부의 전도막 형성시 계곡으로 인한 보이드 또는 심의 발생을 원천적으로 방지할 수 있어 게이트 전극의 저항 증가를 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 게이트 전극의 저저항화를 이룰 수 있어, 궁극적으로 반도체 소자의 성능을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 기판을 선택적으로 식각하여 게이트 전극 형성 영역에 오픈부를 형성하는 단계;상기 오픈부가 형성된 프로파일을 따라 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 최종 패턴 형성 후 잔류하는 두께 이상의 높이에서 계곡이 형성되도록 상기 오픈부를 채우는 전도성 실리콘막을 형성하는 단계;최종 패턴 형성 후 잔류하는 두께가 남도록 상기 전도성 실리콘막을 평탄화하여 상기 계곡을 제거하는 단계;평탄화된 상기 전도성 실리콘막 상에 전도막을 형성하는 단계; 및상기 전도막과 상기 전도성 실리콘막 및 상기 게이트 산화막을 선택적으로 식각하여 리세스된 게이트 전극을 형성하는 단계를 포함하는 리세스된 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 전도성 실리콘막을 상기 오픈부 깊이의 1.5배 내지 3배의 두께로 증착하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 오픈부를, 1000Å 내지 2000Å의 깊이로 형성하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 전도성 실리콘막을 형성하는 단계에서,불순물이 도핑된 전도성 실리콘막을 증착하거나, 불순물이 도핑되지 않은 실리콘막을 증착한 다음 불순물을 도핑하여 전도성을 갖도록 하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 전도성 실리콘막은, 폴리실리콘막 또는 비정질 실리콘막을 포함하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 전도막은,텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 또는 티타늄 나이트라이드 중 어느 하나를 포함하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 전도성 실리콘막을 평탄화하는 단계에서, 화학기계적 연마 또는 에치백 공정을 이용하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
- 제 1 항 또는 제 2 항 또는 제 4 항 또는 제 5 항 중 어느 한 항에 있어서,상기 전도성 실리콘막을 증착하는 단계에서, 저압화학기상증착 방식을 이용하는 것을 특징으로 하는 리세스된 게이트 전극 형성 방법.
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