KR101128886B1 - 반도체 소자의 게이트 및 그 형성방법 - Google Patents

반도체 소자의 게이트 및 그 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 및 그 형성방법에 관한 것으로, 특히 게이트 구조물에서 주로 텅스텐으로 형성되던 게이트 메탈층을 폭이 좁은 탄소나노튜브로 변경함으로써, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 반도체 소자의 게이트 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자의 게이트는, 반도체 기판에 형성되고 소스 및 드레인과 함께 트랜지스터를 구성하는 게이트에 있어서, 상기 게이트의 최하단에 위치하는 게이트 폴리실리콘층, 상기 폴리실리콘층의 상부에 위치하는 텅스텐 실리사이드 및 상기 텅스텐 실리사이드의 상부에 형성되는 탄소나노튜브를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 및 그 형성방법{GATE OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자의 게이트 및 그 형성방법에 관한 것이다. 보다 상세하게는 반도체 소자에서 트랜지스터를 구성하는 게이트의 물질을 변경시키는 반도체 소자의 게이트 및 그 형성방법에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억장치를 들 수 있다. 반도체 기억 장치 중 DRAM은 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있고, 게이트로 입력되는 제어 신호(전기장)에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
반도체 소자의 선폭이 점차 미세해 지면서 게이트의 선폭 또한 미세해 지게 되므로, 게이트 사이에 비트라인 콘택(Bit Line Contact) 및 저장전극 콘택(Storage Node Contact)을 직접 형성하지 않고 게이트 사이에 랜딩 플러그 콘택(Landing Plug Contact)을 형성한 뒤, 이 랜딩 플러그 콘택의 상부에 비트라인 콘택 및 저장전극 콘택을 형성하는 방법이 사용되고 있다. 이와 같이 게이트 사이에 랜딩 플러그를 식각하여 형성하는 공정을 게이트 SAC 공정(Self Aligned Contact)이라 하는데, 이 때에도 선폭이 작은 게이트 사이에 랜딩 플러그 콘택을 식각하는 과정에서 게이트 구조물도 함께 식각되는 게이트 SAC fail 문제가 발생하고 있다.
도 1은 종래 반도체 소자의 게이트 구조를 도시한 단면도이며, 도 1을 참조하면 종래의 게이트 구조물(30)은 게이트 폴리실리콘층(32)과 텅스텐 실리사이드(WSi; 33), 텅스텐(W)으로 이루어진 게이트 메탈층(34) 및 질화막으로 이루어지는 게이트 하드마스크층(36)을 포함하여 구성된다.
이러한 게이트 구조에서 SAC 공정을 수행할 때 게이트 메탈층(34)과 텅스텐 실리사이드(33) 및 폴리실리콘층(32) 등을 보호하기 위하여 그 상부에는 게이트 하드마스크층(36)이 형성되어 있음에도 불구하고, 게이트 메탈층(34)의 폭은 게이트 폴리실리콘층(32)과 동일하여 SAC 공정에서 게이트 메탈층(34)도 함께 식각되는 SAC fail이 자주 발생하는 문제점 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 구조물에서 주로 텅스텐으로 형성되던 게이트 메탈층을 폭이 좁은 탄소나노튜브로 변경함으로써, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자의 게이트는 반도체 기판에 형성되고 소스 및 드레인과 함께 트랜지스터를 구성하는 게이트에 있어서, 상기 게이트의 최하단에 위치하는 게이트 폴리실리콘층, 상기 폴리실리콘층의 상부에 위치하는 텅스텐 실리사이드 및 상기 텅스텐 실리사이드의 상부에 형성되는 탄소나노튜브를 포함하여, 종래 텅스텐으로 형성되던 게이트 메탈층을 탄소나노튜브로 대체하는 것을 특징으로 한다.
또한 상기 텅스텐 실리사이드의 상부에 형성되고, 상기 탄소나노튜브를 형성하는 촉매가 되는 게이트 메탈층을 더 포함하며, 상기 게이트 메탈층은 니켈, 철 혹은 코발트 중 어느 하나 혹은 이들의 합금으로 이루어지는 것이 바람직하다.
나아가 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작아, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 것을 특징으로 한다.
나아가 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나 노튜브를 포함하는 게이트 구조물 상에 증착되는 스페이서를 더 포함하여, 상기 게이트 구조물을 보호하는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 게이트 형성방법은, 반도체 기판의 활성영역 상에 게이트 영역을 형성하는 단계, 상기 게이트 영역에 게이트 폴리실리콘층을 형성하는 단계, 상기 게이트 폴리실리콘층의 상부에 텅스텐 실리사이드를 형성하는 단계 및 상기 텅스텐 실리사이드 상부에 탄소나노튜브를 성장시키는 단계를 포함하여, 종래 텅스텐으로 형성되던 게이트 메탈층을 탄소나노튜브로 대체하는 것을 특징으로 한다.
나아가 상기 텅스텐 실리사이드의 상부에 상기 탄소나노튜브를 형성하는 촉매가 되는 니켈, 철 혹은 코발트로 이루어진 게이트 메탈층을 형성하는 단계를 더 포함하여, 탄소나노튜브의 성장이 용이한 것을 특징으로 한다.
또한 상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작게 형성되어, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있는 것을 특징으로 한다.
나아가 상기 탄소나노튜브를 성장시키는 단계는, 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 중 어느 하나로 이루어지는 것이 바람직하다.
또한 상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노 튜브를 포함하는 게이트 구조물 상에 스페이서를 증착하는 단계를 더 포함하여, 상기 게이트 구조물을 보호하는 것을 특징으로 한다.
본 발명의 반도체 소자의 게이트 및 그 형성방법은 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있어 랜딩 플러그 콘택 형성공정의 불량을 감소시키는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 게이트 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다. 앞서 설명한 종래기술과 본 발명에서 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다.
도 2는 본 발명에 따르는 반도체 소자의 게이트 구조를 도시한 단면도이다. 도 2를 참조하면, 본 발명에 따르는 반도체 소자의 게이트는 반도체 기판(10) 상에 형성되고 게이트 폴리실리콘층(32)과 텅스텐 실리사이드(WSi; 33) 및 텅스텐 실리사이드(WSi; 33) 상부에 형성된 탄소나노튜브(35)를 포함한다.
이 탄소나노튜브(35)는 폴리실리콘층(32) 및 텅스텐 실리사이드(33)에 비하여 좁은 폭으로 형성되더라도 충분한 전기적 특성을 가지기 때문에 종래 텅스텐으로 구성된 게이트 메탈층(34; 도 1 참조)을 대체할 수 있게 된다. 이 때 탄소나노튜브(35)가 좁은 폭으로 형성될 수 있기 때문에, 게이트 구조물(30′) 사이를 식각하여 랜딩 플러그 콘택을 형성하는 SAC 공정에서 게이트 구조물(30′)이 함께 식각되는 게이트 SAC fail이 발생하는 위험이 방지될 수 있다.
이 탄소나노튜브(Carbon Nano tubes; 35)는 하나의 탄소 원자에 이웃하는 세 개의 탄소 원자가 결합되어 육각 환형을 이루고, 이러한 육각 환형이 벌집 형태로 반복된 평면이 말려 원통형 또는 튜브를 이룬 형태를 가진다. 탄소나노튜브는 최소 직경 0.4 nm, 길이는 수 nm 내지 수 mm 에 이르는 튜브 구조의 물질로서, 그 구조에 따라 금속적인 도전성 또는 반도체적인 도전성을 나타낼 수 있는 성질을 가지며, 일반적으로 강철보다 높은 강도, 구리보다 높은 전기 전도도 및 다이아몬드보다 높은 열전도도를 가지는 물질이다.
그리고 게이트 외의 반도체 소자 구성을 살펴보면, 반도체 기판(10)에는 활성영역(11)과 소자분리막(13)이 형성되고, 반도체 기판(10)의 표면에는 산화막(14)과 질화막(15)이 형성되며, 소자분리막(13)은 SOD 산화막(13a)과 HDP 산화막(13b)이 적층된 구조로 형성된다.
활성영역(11) 상부에는 게이트 구조물(30)을 리세스(recess) 타입으로 형성하기 위한 리세스(20)가 형성되고, 이 리세스(20)는 도 2에 도시된 바와 같이 벌브(bulb)형으로 형성되는 것이 채널 길이를 확보하는데 효과적이다. 그리고 리세스(20)와 게이트의 폴리실리콘층(32) 사이에는 게이트 산화막(22)이 형성된다.
본 발명에 따르는 반도체 소자의 게이트 형성방법을 순차적으로 도시한 단면도인 도 3a 내지 3e를 참조하여 본 발명에 따르는 반도체 소자의 게이트를 형성하는 방법을 살펴보면 다음과 같다.
먼저 도 3a에 도시된 바와 같이 반도체 기판(10)의 소정 영역을 식각하여 소자분리용 트렌치(12)를 형성한다. 그리고 소자분리용 트렌치(12)가 형성된 반도체 기판(10)의 상부 전면에 산화막(14) 및 질화막(15)을 형성한다. 이 때 질화막(15)의 상부에 산화막(미도시)을 한 층 더 형성할 수도 있다.
이후 도 3b를 참조하면 소자분리용 트렌치(12)에 소자분리막(13)을 CVD(Chemical Vapor Deposition)과 같은 방법으로 형성한다. 소자분리막(13)은 반도체 소자 내에서 활성영역(11)들을 정의하고 각 활성영역(11)들을 서로 분리시키는 역할을 한다. 그리고 소자분리막(13)은 산화막과 같이 하나의 물질로 형성될 수도 있으나, 도 3b에 도시된 바와 같이 SOD 산화막(13a) 및 HDP 산화막(13b)이 순차적으로 소정 높이를 가지고 적층된 구조가 더욱 바람직하다.
다음으로 도 3c에 도시된 바와 같이 활성영역(11)에 게이트가 형성될 두 개의 리세스(20)를 형성하고, 리세스(20)의 표면에는 게이트를 보호하는 게이트 산화막(22)을 형성한다. 리세스(20)는 도 3c에 도시된 바와 같이 벌브(bulb)형으로 형성되어 채널 길이를 확보하는 것이 유리하며, 벌브형 리세스를 형성하는 방법은 본 출원인의 공개특허 제2005-127736호, 제2005-132496호 등과 같은 방법들이 적용될 수 있다.
이후 도 3d를 참조하면 활성영역(11)에 형성된 리세스(20)에 게이트 물질인 폴리실리콘층(32)을 형성하고, 그 상부에 텅스텐 실리사이드(33) 및 게이트 메탈층(34b)을 형성한다. 상술한 바와 같이 게이트 메탈층(34b)은 탄소나노튜브를 성장시킬 때 촉매가 되는 금속으로 철(Fe)이나 코발트(Co), 니켈(Ni) 혹은 이들의 합금으로 이루어진다.
마지막으로 도 3e에 도시된 바와 같이, 게이트 메탈층(34b)을 촉매로 탄소나 노튜브(35)를 성장시켜 폴리실리콘층(32)과 텅스텐 실리사이드(33) 및 탄소나노튜브(35)로 이루어지는 게이트 구조물(30′)을 완성한다. 이 때 탄소나노튜브(35)의 성장이 완료되면 도 2에 도시된 바와 같이 게이트 메탈층(34b)은 게이트 소자 내에 존재하지 않게 된다.
여기서 탄소나노튜브(35)를 성장시키는 방법으로는 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 등이 사용될 수 있다.
이 탄소나노튜브(35)의 성장방법들을 간략히 살펴보면, 첫 번째 전기방전법은 두 개의 탄소막대를 음극과 양극에 배치하고, 헬륨 분위기하에서 두 전극 사이에 직류전원을 인가하면 전극사이에서 방전이 일어나고 방전에 의해 발생된 다량의 전자는 양극으로 이동하여 양극의 탄소막대에 충돌하게 되며, 이 때 전자의 충돌에 의해서 양극의 탄소막대에서 떨어져 나온 탄소 크러스트들은 낮은 온도로 냉각되어 있는 음극의 탄소막대 표면에 응축되는 방법이다.
그리고 두 번째로 레이저 증착법이란 1200 ℃의 오븐 안에 있는 그라파이트 타겟에 레이저를 조사하여 그라파이트를 기화시킨다. 이 때 반응 오븐은 헬륨이나 아르곤 가스를 채워 넣어 압력을 500 Torr 정도로 유지하고, 그라파이트 타겟에서 기화된 탄소 클러스터들은 저온으로 냉각되어 있는 Cu collector에서 흡착되어 응축된다. 이와 같이 얻어진 응축물질은 탄소나노튜브와 탄소나노입자 그리고 탄소파 티클이 함께 섞여있는 상태이며, 타겟이 순수한 그라파이트로 만들어진 경우에는 응축물질 내에 다중벽 탄소나노튜브가 합성되지만, 순수한 그라파이트 대신에 Co, Ni, Fe, Y 등을 적절한 비율로 혼합시킨 그라파이트를 타겟으로 사용하면 균일한 단일벽 탄소나노튜브를 합성시킬 수 있다.
세 번째 플라즈마 CVD(PECVD)는 열 CVD에 비해서 저온에서 탄소나노튜브를 합성시킬 수 있는 장점이 있는데, 특히 디스플레이 제작에 주로 사용되고 있는 소다라임 글래스(soda lime glass)의 변형온도인 550 °C 이하에서 탄소나노튜브를 합성시킬 수 있다.
네 번째 열 화학기상증착이란 기판위에 먼저 촉매금속으로서 Fe, Ni, Co 또는 세 가지 촉매금속의 합금을 증착한 후, 이 촉매금속을 증착시킨 기판을 물에 희석시킨 HF로 식각처리를 한 다음, 이 시료를 석영보트에 장착시키고 이어서 석영보트를 CVD 장치의 반응로에 집어넣은 후, 750 내지 1050 ° C 온도에서 NH3 가스를 사용하여 이 촉매금속막을 추가적으로 식각하여 나노 크기의 미세한 촉매금속 파티클을 형성시키는 방법이다.
다섯 번째 기상합성이란 기판을 사용하지 않고 반응로 안에 반응가스와 촉매금속을 직접 공급하여 기상에서 탄소나노튜브를 합성하는 방법이고, 여섯 번째 전기분해법이란 흑연막대(음극)를 용융상태의 LiCI 전해질이 함유된 흑연 crucible(양극)에 담그고 전기회로를 구성하여 MWNT를 합성하는 방법이다. 마지막 Flame 합성법은 CH4 등의 탄화수소화합물이 미량의 산소분위기에서 연소되면서 발생 하는 연소열이 열원이 되고, 탄소나노튜브 합성을 위한 C2H2 등의 반응가스와 촉매전구체를 Diffusion Flame 분위기에 흘려줌으로써 합성조건에 따라 MWNT 및 SWNT가 합성되는 방법이다.
한편 도면에 도시하지는 않았으나 이후 탄소나노튜브(35)를 포함하는 게이트 구조물(30)에 질화막 재질의 스페이서(미도시)와 같이 게이트 구조물(30)을 보호하는 막을 증착하여 게이트를 완성하게 된다.
상술한 바와 같은 구조를 가지며 상술한 방법에 의해 형성되는 본 발명에 따르는 반도체 소자의 게이트는, 게이트 SAC 공정시 발생하는 SAC fail 문제를 해소할 수 있어 랜딩 플러그 콘택 형성공정의 불량을 감소시키는 효과를 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
도 1은 종래 반도체 소자의 게이트 구조를 도시한 단면도;
도 2는 본 발명에 따르는 반도체 소자의 게이트 구조를 도시한 단면도; 그리고,
도 3a 내지 3e는 본 발명에 따르는 반도체 소자의 게이트 형성방법을 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 활성영역
12 : 소자분리용 트렌치 13 : 소자분리막
13a : SOD 산화막 13b : HDP 산화막
14 : 산화막 15 : 질화막
20 : 리세스 22 : 게이트 산화막
30 : 게이트 구조물 32 : 게이트 폴리실리콘
33 : 텅스텐 실리사이드 34 : 게이트 메탈층
35 : 탄소나노튜브 36 : 게이트 하드마스크

Claims (10)

  1. 반도체 기판에 형성되고 소스 및 드레인과 함께 트랜지스터를 구성하는 게이트에 있어서:
    반도체 기판에 구비된 리세스;
    상기 리세스 내에서 상기 게이트의 최하단에 위치하는 게이트 폴리실리콘층;
    상기 폴리실리콘층의 상부에 위치하는 텅스텐 실리사이드; 및
    상기 텅스텐 실리사이드의 상부에 형성되는 탄소나노튜브를 포함하며,
    상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작은 것을 특징으로 하는 반도체 소자의 게이트.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 텅스텐 실리사이드의 상부에 형성되고, 상기 탄소나노튜브를 형성하는 촉매가 되는 게이트 메탈층을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 2에 있어서,
    상기 게이트 메탈층은 니켈, 철 혹은 코발트 중 어느 하나 혹은 이들의 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 반도체 기판에 구비되며 SOD 산화막 및 HDP 산화막을 포함하는 소자분리막을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노튜브를 포함하는 게이트 구조물 상에 증착되는 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트.
  6. 반도체 기판의 활성영역에 리세스를 포함하는 게이트 영역을 형성하는 단계;
    상기 게이트 영역의 리세스에 게이트 폴리실리콘층을 형성하는 단계;
    상기 게이트 폴리실리콘층의 상부에 텅스텐 실리사이드를 형성하는 단계; 및
    상기 텅스텐 실리사이드 상부에 탄소나노튜브를 성장시키는 단계를 포함하고,
    상기 탄소나노튜브는 상기 게이트 폴리실리콘층 및 상기 텅스텐 실리사이드에 비해 폭이 작게 형성되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 텅스텐 실리사이드를 형성하는 단계 이후,
    상기 텅스텐 실리사이드의 상부에 상기 탄소나노튜브를 형성하는 촉매가 되는 니켈, 철 혹은 코발트로 이루어진 게이트 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 게이트 폴리실리콘층을 형성하는 단계 이전,
    상기 반도체 기판에 SOD 산화막 및 HDP 산화막을 포함하는 소자분리막을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 탄소나노튜브를 성장시키는 단계는,
    전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization), 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition), 열 화학기상증착법(Thermal Chemical Vapor Deposition), 기상합성법(Vapor Phase Growth), 전기분해법 혹은 Flame 합성법 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 6에 있어서,
    상기 게이트 폴리실리콘층, 상기 텅스텐 실리사이드 및 상기 탄소나노튜브를 포함하는 게이트 구조물 상에 스페이서를 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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* Cited by examiner, † Cited by third party
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KR20020055886A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 트랜지스터 제조 방법
KR20040008653A (ko) * 2002-07-19 2004-01-31 주식회사 하이닉스반도체 탄소나노튜브를 이용한 반도체 소자의 실리사이드 형성방법
KR20050059488A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법

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