KR101095792B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 형성 방법을 개시한다.
본 발명은 나노튜브 또는 나노와이어를 형성하기 이전에 먼저 그래핀을 성장시켜 형성하고 그 그래핀을 마스크로 캐패시터의 스토리지 노드용 나노튜브 또는 나노와이어를 성장킴으로써 나노튜브 또는 나노와이어가 일정 간격으로 규칙적으로 성장할 수 있도록 해주어 캐패시턴스 효율을 높여줄 수 있다.
Description
본 발명은 반도체 소자에 사용되는 캐패시터의 형성 방법에 관한 것으로, 보다 상세하게는 그래핀(graphene)을 마스크로 탄소나노튜브(CNT:carbon nano tube)를 성장시킨 후 그 탄소나노튜브를 캐패시터의 스토리지 노드로 이용함으로써 보다 규칙적인 배열을 갖는 캐패시터를 형성시킬 수 있는 방법에 관한 것이다.
일반적으로, DRAM이나 SRAM 등의 메모리용 반도체 소자들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 소자를 말한다.
이러한 반도체 소자에서는 주변회로영역의 각 회로 및 셀 영역에 캐패시터가 사용되고 있으며, 캐패시터는 일반적으로 스토리지 노드(storage node), 셀 플레이트(cell plate) 및 유전체 박막으로 구성된다. 이러한 캐패시터를 포함하는 메모리 소자에서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다.
따라서, 종래에는 충분한 정전 용량을 확보하기 위해 회로에 사용되는 캐패시터의 경우에는 유전체 박막으로서 게이트 산화막이 사용되고 있으며 셀 영역에 사용되는 캐패시터는 캐패시터의 내부 및 외부 면적이 모두 유효 면적이 되는 실린더형 구조가 사용되고 있다.
그런데, DRAM 소자의 집적도가 기가(giga)급 이상으로 증가함에 따라 허용 면적의 감소가 지속됨으로써 종래 각 회로에서 사용되는 캐패시터의 경우에는 낮은 캐패시턴스로 인해 캐패시터가 파괴되어 불량을 유발하는 문제가 발생되고 있으며, 셀 영역에 사용되는 캐패시터의 경우에도 캐패시터의 높이를 높이는데 한계가 있다. 즉, 캐패시터의 높이가 높아지면 캐패시터의 제조 자체 가 어려울 뿐만 아니라 후속하는 사진 식각 공정이나 금속 공정에 많은 어려움이 발생하기 때문에, 결국 이러한 캐패시터를 포함하는 칩(chip)의 사이즈를 크게 할 수밖에 없는 결과를 야기한다. 따라서, 캐패시터의 높이를 무한정 높일 수는 없다.
이러한 문제를 해결하기 위해 종래에는 나노튜브를 이용한 캐패시터 형성 기술이 제안되고 있다.
그러나 종래의 나노튜브를 이용한 캐패시터 형성 방법에서는 나노튜브들이 규칙적으로 균일하게 수직 성장하지 못하여 나노튜브이 성장하는 과정에서 서로 엉키는 문제가 발생하고 있다.
따라서 상술한 문제를 해결하기 위한 본 발명은 나노튜브를 이용하여 캐패시터를 형성하는 방법을 개선하여 나노튜브들이 규칙적으로 성장할 수 있도록 함으로써 동일 면적에서 보다 높은 캐패시턴스를 갖는 캐패시터를 형성할 수 있는 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 형성 방법은 기판 상부에 그래핀 시드막을 형성하는 제 1 단계, 상기 그래핀 시드막의 표면에너지를 높여주고 상기 그래핀 시드막에 대해 1차 플라즈마 처리를 수행하는 제 2 단계, 상기 그래핀 시드막 상에 그래핀을 성장시키는 제 3 단계, 상기 그래핀을 마스크로 나노튜브 또는 나노와이어를 성장시키는 제 4 단계 및 상기 나노튜브 또는 나노와이어 상부에 유전막 및 도전막을 순차적으로 형성하는 제 5 단계를 포함한다.
이처럼, 본 발명은 나노튜브 또는 나노와이어를 형성하기 이전에 먼저 그래핀을 성장시켜 형성하고 그 그래핀을 마스크로 나노튜브 또는 나노와이어를 성장시킴으로써 나노튜브 또는 나노와이어가 규칙적으로 균일하게 성장할 수 있도록 해주어 캐패시턴스 효율을 높여줄 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성 방법에서 상기 그래핀 시드막은 전이금속물질, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt), 팔라듐(Pd)의 단원소 및 이들의 두가지 이상의 합금 중 어느 하나로 형성되며, 이러한 그래핀 시드막은 PVD, CVD, ALD, SPIN 또는 SPRAY 방법을 이용하여 상기 기판 상부에 형성될 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성 방법에서 상기 제 2 단계는 자외선 보다 작은 파장의 광선을 상기 그래핀 시드막에 조사하면서 불휘발성 기체의 플라즈마를 상기 그래핀 시드막에 충돌시킨다. 그리고, 그래핀은 적어도 1000 ℃의 탄화계열가스 분위기에서 화학적 기상 증착법(Chemical Vapor Deposition), 전기로, RTA(Rapid Thermal Annealing), 전기방전법(Arc-discharge) 또는 레이저 증착법(Laser vaporization)을 통해 성장될 수 있으며, 적어도 2 ∼ 3 ㎚ 높이로 성장된다.
본 발명에 따른 반도체 소자의 캐패시터 형성 방법에서 나노튜브를 성장시 상기 그래핀에 의해 노출된 영역의 표면에너지를 국부적으로 높여주면서 2차 플라즈마 처리를 수행함으로써 나노튜브 또는 나노와이어가 보다 잘 성장할 수 있도록 할 수 있다. 그리고, 나노튜브 또는 나노와이어는 200 ∼ 1000 ℃ 범위의 탄화계열가스, 실리콘계열가스 또는 이들의 혼합가스가 10 Torr 이하로 주입된 분위기에서 적어도 1000 ℃의 탄화계열가스 분위기에서 화학적 기상 증착법(Chemical Vapor Deposition), 전기로, RTA(Rapid Thermal Annealing), 전기방전법(Arc-discharge) 또는 레이저 증착법(Laser vaporization)을 통해 1 ∼ 1000 ㎚ 높이로 성장될 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성 방법에서 플레이트 전극은 ALD, CVD 또는 MOCVD 방법으로 상기 유전막 상부에 도전막을 1차 증착한 후 상기 나노튜브 또는 나노와이어가 매립되도록 상기 1차 증착된 도전막 상에 도전막을 2차 증착하는 단계를 통해 형성될 수 있다.
본 발명은 나노튜브 또는 나노와이어를 형성하기 이전에 먼저 그래핀을 성장시켜 형성하고 그 그래핀을 마스크로 나노튜브 또는 나노와이어를 성장시킴으로써 나노튜브 또는 나노와이어가 규칙적으로 균일하게 성장할 수 있도록 해주어 캐패시턴스 효율을 높여줄 수 있다.
본 발명의 일 실시예에 따른 캐패시터 형성 방법은 나노튜브를 성장시키기 이전에 그래핀(graphene)을 먼저 성장시킨 후 그래핀을 마스크로 하여 나노튜브를 성장시킴으로써 캐패시터의 스토리지 노드로 사용되는 나노튜브들이 규칙적으로 균일하게 성장할 수 있도록 하는데 특징이 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세하게 설명한다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 공정 순서도들이다. 여기에서, 도 1a 내지 도 6a는 공정 평면도이며, 도 1b 내지 도 6b는 공정 단면도들이다.
먼저 도 1a 및 도 1b를 참조하면, 하부 구조를 포함하는 실리콘 기판(100) 상부에 PVD, CVD, ALD, SPIN 또는 SPRAY 방법을 이용하여 그래핀 성장에 필요한 그래핀 시드막(110)을 형성한다. 이때, 하부 구조는 셀 영역의 경우 트랜지스터 및 트랜지스터의 접합영역에 연결되는 랜딩 플러그 콘택을 포함할 수 있다. 그리고, 그래핀 시드막(110)은 전이금속물질, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt), 팔라듐(Pd)의 단원소 및 이들의 두가지 이상의 합금 중 어느 하나로 형성될 수 있다.
다음에, 그래핀 시드막(110)이 형성된 기판을 반응로(미도시)에 투입한 후 자외선 보다 작은 파장의 광선 또는 레이저를 그래핀 시드막(110)에 조사하면서 반응로에 불휘발성 기체의 플라즈마를 주입하여 1차 플라즈마 처리를 수행한다. 즉, 반응로 내에서 자외선 보다 작은 파장의 광선 또는 레이저를 그래핀 시드막(110)에 조사함으로써 그래핀 시드막(110)의 표면에너지를 높여준 상태에서 플라즈마가 그래핀 시드막(110)의 표면과 충돌하도록 하여 그래핀 시드막(110)의 표면이 울퉁불퉁 거칠어지도록 만든다. 이러한 공정은 대략 10초 ∼ 10분 정도 수행된다.
다음에 도 2a 및 도 2b를 참조하면, CH4, C2H6, C4F8 등의 포화 탄화수소 및 불포화 탄화수소, 방향족 탄화소수외 탄소를 포함하는 탄화계열가스 분위기에서 반응로의 온도를 1000 ℃ 이상으로 높여준 상태에서 화학적 기상 증착법(Chemical Vapor Deposition), 전기로, RTA(Rapid Thermal Annealing), 전기방전법(Arc-discharge), 레이저 증착법(Laser vaporization) 등의 방법을 이용하여 그래핀 시드막(110)에 그래핀(120)을 성장시킨다. 이때, 그래핀(120)은 적어도 후속의 나노튜브 성장 공정시 끊어지지 않을 정도의 충분한 높이를 갖도록 형성되며, 바람직하게는 적어도 2 ∼ 3 ㎚ 정도의 높이로 형성되도록 한다.
다음에 도 3a 및 도 3b를 참조하면, 그래핀(120)이 2 ∼ 3 ㎚ 높이 이상으로 성장된 결과물 상에 도 1에서와 같이 자외선 보다 작은 파장의 광선 또는 레이저를 조사하면서 2차 플라즈마 처리를 수행한다.
이처럼 그래핀(120)이 성장된 상태에서 광선을 조사하면서 플라즈마 처리를 수행하게 되면, 그래핀(120)이 마스크 역할을 하게 되어 그래핀(120)에 의해 노출된 시드막(110) 부분만 표면에너지가 국부적으로 상승하면서 플라즈마가 충돌하게 된다.
다음에 도 4a 및 도 4b를 참조하면, 반응로의 온도를 200 ∼ 1000 ℃ 범위로 하고 CH4, C2H6, C4F8 등의 포화 탄화수소 및 불포화 탄화수소, 방향족 탄화소수외 탄소를 포함하는 탄화계열가스가 10 Torr 이하로 주입된 분위기에서 화학적 기상 증착법, 전기로, RTA, 전기방전법, 레이저 증착법 등의 방법을 이용하여 그래핀(120)에 의해 노출된 부분에 1 ∼ 1000 ㎚ 정도의 높이로 탄소나노튜브(CNT)(130)를 성장시킨다. 이때, 탄소나노튜브(130)는 그래핀(120)에 의해 노출된 부분에서만 성장하게 되므로 도 4a에서와 같이 규칙적인 간격으로 성장하게 된다.
만약, 탄소나노튜브 대신 실리콘나노와이어를 성장시키고자 하는 경우에는, 실리콘(Si)이 포함된 실리콘계열가스(예컨대, SiH4, SiH6, Si4F8, CH3SiCl3)를 소스가스로 사용하여 상술한 방법으로 성장시키면 된다. 그리고, 실리콘과 탄소가 혼합된 실리콘탄소나노토튜브를 성장시키고자 하는 경우에는, 실리콘계열가스와 탄화계열가스를 혼합한 가스를 소스가스로 사용하여 상술한 방법으로 성장시키면 된다.
다음에 도 5a 및 도 5b를 참조하면, ALD, CVD, 또는 MOCVD 방법을 이용하여 탄소나노튜브(130)가 성장된 결과물 상부 전체에 유전 물질을 얇게 증착함으로써 유전막(140)을 형성한다. 이러한 증착 과정에서 유전 물질들은 탄소나노튜브(130)의 내부면에도 증착되기 때문에 증착 면적이 넓어져 캐패시터의 캐패시턴스를 크게 해줄 수 있게 된다. 이때, 유전 물질로는 산화막 계열, 질화막 계열, ONO 또는 높은 유전율(high-K)를 가지는 유전 물질이 사용될 수 있다.
다음에 도 6a 및 6b를 참조하면, 유전막(140) 상에 도전 물질을 증착하여 플레이트 전극(150)을 형성한다. 이때, 플레이트 전극(150)을 형성하는 공정은 도 5의 결과물이 매립되도록 바로 도전 물질을 증착하지 않고, 먼저 ALD, CVD 또는 MOCVD 방법으로 유전막(140) 상에 도전 물질을 얇게 1 증착시킨 후 탄소나노튜브가 완전히 매립되도록 1차 증착시킨 도전막 상부에 다시 도전 물질을 2차 증착시킴으로써 캐패시턴스 효율을 극대화시킬 수 있다. 이때, 플레이트 전극(150) 용 도전 물질로는 금속, 실리케이트, 실리사이드, 폴리실리콘, Poly-SiGe, 비정질 실리콘, 비정질-SiGe 및 이들의 적어도 두가지 이상의 조합물 중 어느 하나가 사용될 수 있다.
상술한 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 공정중 2차 플라즈마 처리 공정은 그래핀(120)에 의해 노출 된 영역에 대한 국부적인 탄소나노튜브(130)의 성장을 촉진하기 위한 것으로서, 필요에 따라서는 생략하여도 무방하다.
또한, 상술한 실시예는 캐패시터 영역에서의 캐패시터 형성 과정을 설명하는 것으로, 셀 영역 또는 주변회로 영역에 캐패시터를 형성하는 경우에는 그래핀(120)을 형성하기 이전에 포토공정을 이용하여 캐패시터가 형성되지 않는 영역의 그래핀 시드막(110)을 선택적으로 제거하거나, 그래핀(120)을 형성한 후 나노튜브(130)를 성장시키기 이전에 포토공정을 이용하여 캐패시터가 형성되지 않는 영역의 그래핀 시드막(110)과 그래핀(120)을 선택적으로 제거하는 공정이 수반되어야 한다는 것은 당업자라면 누구나 용이하게 알 수 있으므로 이에 대한 설명은 생략하였다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 공정 순서도.
Claims (10)
- 기판 상부에 그래핀 시드막을 형성하는 제 1 단계;상기 그래핀 시드막 상에 그래핀을 성장시키는 제 2 단계;상기 그래핀을 마스크로 나노튜브 또는 나노와이어를 성장시키는 제 3 단계; 및상기 나노튜브 또는 나노와이어 상부에 유전막 및 도전막을 순차적으로 형성하는 제 4 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 그래핀 시드막은전이금속물질, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt), 팔라듐(Pd)의 단원소 및 이들의 두가지 이상의 합금 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항 또는 제 2항에 있어서, 상기 제 1 단계는PVD, CVD, ALD, SPIN 또는 SPRAY 방법을 이용하여 상기 기판 상부에 상기 그래핀 시드막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 2 단계는자외선 보다 작은 파장의 광선을 상기 그래핀 시드막에 조사하면서 불휘발성 기체의 플라즈마를 상기 그래핀 시드막에 충돌시켜 상기 그래핀 시드막의 표면을 울퉁불퉁하게 형성한 후 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 4항에 있어서, 상기 제 2 단계는적어도 1000 ℃의 탄화계열가스 분위기에서 화학적 기상 증착법(Chemical Vapor Deposition), 전기로, RTA(Rapid Thermal Annealing), 전기방전법(Arc-discharge) 또는 레이저 증착법(Laser vaporization)을 이용하여 상기 그래핀을 성장시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항 또는 제 5항에 있어서, 상기 제 2 단계는상기 그래핀을 적어도 2 ∼ 3 ㎚ 높이로 성장시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 제 3 단계는상기 그래핀에 의해 노출된 영역에 자외선 보다 작은 파장의 광선을 조사하면서 플라즈마를 충돌시킨 후 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항 또는 제 7항에 있어서, 상기 제 3 단계는200 ∼ 1000 ℃ 범위의 반응로에 탄화계열가스, 실리콘계열가스 또는 이들의 혼합가스가 주입된 분위기에서 화학적 기상 증착법(Chemical Vapor Deposition), 전기로, RTA(Rapid Thermal Annealing), 전기방전법(Arc-discharge) 또는 레이저 증착법(Laser vaporization)을 이용하여 상기 나노튜브 또는 나노와이어를 성장시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 8항에 있어서, 상기 제 3 단계는상기 나노튜브 또는 나노와이어를 1 ∼ 1000 ㎚ 높이로 성장시키는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
- 제 1항에 있어서, 상기 제 4 단계는ALD, CVD 또는 MOCVD 방법으로 상기 유전막 상부에 도전막을 1차 증착하는 단계; 및상기 나노튜브 또는 나노와이어가 매립되도록 상기 1차 증착된 도전막 상에 도전막을 2차 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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