KR102075986B1 - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체 베이스층, 제1 도전형 반도체 베이스층 상에 배치되며, 제1 도전형 반도체 베이스층이 노출된 복수의 개구부를 가지고, 그래핀층을 포함하는 마스크층, 및 개구부 상에 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 포함한다.

Description

반도체 발광소자{EMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
발광 다이오드(LED)는 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 차세대 광원으로 알려져 있으며, 조명 장치, 디스플레이 장치의 백라이트 등 다양한 제품에서 중요한 광원으로 주목 받고 있다. 특히, GaN, AlGaN, InGaN, InAlGaN 등의 3족 질화물 기반의 LED는 청색 또는 자외선광을 출력하는 반도체 발광소자로서 중요한 역할을 하고 있다.
최근에 LED의 활용범위가 넓어짐에 따라 고전류/고출력 분야의 광원 분야로 그 활용범위가 확대되고 있다. 이와 같이 LED가 고전류/고출력 분야에서 요구됨에 따라 당 기술 분야에서는 발광 특성의 향상을 위한 연구가 계속되어 왔다. 특히, 결정성 향상과 발광 영역의 증대를 통한 광 효율 증가를 위해, 나노 발광구조물을 구비하는 반도체 발광소자 및 그 제조 기술이 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 누설전류가 감소되고 광출력이 향상된 반도체 발광소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체 베이스층; 상기 제1 도전형 반도체 베이스층 상에 배치되며, 상기 제1 도전형 반도체 베이스층이 노출된 복수의 개구부를 가지고, 그래핀층을 포함하는 마스크층; 및 상기 개구부 상에 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 마스크층은, 상기 그래핀층 및 상기 그래핀층의 상부 및 하부에 배치되는 적어도 하나의 절연층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연층은 적어도 일부가 결정질일 수 있다.
본 발명의 일 실시예에서, 상기 마스크층은 상기 제1 도전형 반도체 베이스층으로부터 순차적으로 적층된 제1 층, 제2 층 및 제3 층을 포함하고, 상기 제2 층은 상기 그래핀층이고, 상기 제1 층 및 제3 층은 산화물층 또는 질화물층일 수 있다.
본 발명의 일 실시예에서, 상기 산화물층은 SiO2, Al2O3 , ZrO 및 TiO2 중 적어도 하나를 포함하고, 상기 질화물층은 SiN, SiON, TiN, TiAlN, TiSiN 및 AlN 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 마스크층은 상기 제1 도전형 반도체 베이스층으로부터 순차적으로 적층된 제1 질화물층, 제1 그래핀층, 산화물층, 제2 그래핀층 및 제2 질화물층을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 산화물층의 두께는 상기 제1 및 제2 질화물층의 두께보다 두꺼울 수 있다.
본 발명의 일 실시예에서, 상기 그래핀층은 양자점 형태의 그래핀을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 그래핀층은 단일층(monolayer) 또는 다중층(multilayer)의 그래핀일 수 있다.
본 발명의 일 실시예에서, 상기 그래핀층은 적어도 일부가 산화된 그래핀을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 마스크층의 두께는 약 160 nm 내지 약 240 nm의 범위일 수 있다.
본 발명의 일 실시예에서, 상기 복수의 나노 발광구조물들은 상기 활성층에 접하도록 배치되는 고저항층을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 도전형 반도체층 상에 위치하는 투명전극층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 발광소자는, 제1 도전형 반도체 베이스층; 및 상기 제1 도전형 반도체 베이스층 상에 배치되며, 상기 제1 도전형 반도체 베이스층이 노출된 복수의 개구부를 가지고, 서로 다른 물질로 이루어진 2 이상의 층으로 이루어진 마스크층; 상기 개구부 상에 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 마스크층은 적어도 하나의 그래핀층을 포함할 수 있다.
나노 발광구조물의 형성 시 다중층의 마스크를 이용함으로써, 누설전류가 감소되고 광출력이 향상된 반도체 발광소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 발광소자에 채용될 수 있는 마스크층의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법에 의한 제1 도전형 반도체 코어의 전자현미경 사진이다.
도 7은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 13은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 14는 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(101), 기판(101) 상에 형성된 제1 도전형 반도체 베이스층(120), 마스크층(130), 나노 발광구조물(140), 투명전극층(150) 및 충진층(160)을 포함한다. 나노 발광구조물(140)은 제1 도전형 반도체 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함한다. 반도체 발광소자(100)는 각각 제1 도전형 반도체 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
기판(101)은 반도체 성장용 기판으로 제공되며, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 사파이어의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 한편, 기판(101)으로 Si을 사용하는 경우, 대구경화에 보다 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다.
기판(101)의 표면에는 요철이 형성되어 광 추출 효율을 향상시킬 수 있다. 상기 요철의 형상은 도면에 도시된 것에 한정되지 않는다. 실시예에 따라, 기판(101) 상에는 제1 도전형 반도체 베이스층(120)의 결정성을 향상시키기 위한 버퍼층이 더 배치될 수 있다. 상기 버퍼층은 예를 들어, 도핑 없이 저온에서 성장된 AlxGa1 - xN으로 이루어질 수 있다.
실시예에 따라, 기판(101)은 제거되어 생략될 수 있다. 예를 들어, 반도체 발광소자(100)가 패키지 기판과 같은 외부 장치 상에 플립칩 실장되는 경우 기판(101)이 제거될 수 있으며, 기판(101)으로 Si을 사용하는 경우에도 제거될 수 있다.
제1 도전형 반도체 베이스층(120)은 기판(101) 상에 배치될 수 있다. 제1 도전형 반도체 베이스층(120)은 Ⅲ-Ⅴ족 화합물일 수 있으며, 예컨대 GaN일 수 있다. 제1 도전형 반도체 베이스층(120)은 예컨대 n형으로 도핑된 n-GaN일 수 있다.
본 실시예에서, 제1 도전형 반도체 베이스층(120)은 나노 발광구조물(140)의 제1 도전형 반도체 코어(142)를 성장시키기 위한 결정면을 제공할 뿐만 아니라, 각 나노 발광구조물(140)의 일 측에 공통적으로 연결되어 콘택 전극의 역할을 수행할 수도 있다.
마스크층(130)이 제1 도전형 반도체 베이스층(120) 상에 배치된다. 마스크층(130)은 그래핀을 포함하며, 서로 다른 물질의 2 이상의 층으로 이루어질 수 있다. 마스크층(130)은 제1 도전형 반도체 베이스층(120)의 일부를 노출하는 복수의 개구부들(H)을 포함한다. 복수의 개구부들(H)의 크기에 따라 나노 발광구조물(140)의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 복수의 개구부들(H)은 원형, 사각형, 육각형 등 다양한 형태를 가질 수 있다.
본 실시예에서, 마스크층(130)은 제1 도전형 반도체 베이스층(120) 상에 순서대로 적층된 제1 내지 제5 층(132-136)을 포함할 수 있다. 제2 및 제4 층(133, 135)은 그래핀층일 수 있으며, 제1, 제3 및 제5 층(132, 134, 136)은 각각 산화물층 또는 질화물층일 수 있다. 예를 들어, 제1 및 제5 층(132, 136)은 질화물층이고, 제3 층(134)은 산화물층일 수 있다. 또한, 제1, 제3 및 제5 층(132, 134, 136) 중에서 적어도 최상부 및 최하부에 배치되는 제1 및 제5 층(132, 136)은 절연층일 수 있다.
상기 그래핀층은 그래핀(graphene)의 단일층(monolayer) 또는 다중층(multilayer)으로 이루어질 수 있다. 그래핀은 탄소 원자 한 층으로 이루어진 벌집 구조의 2차원 박막을 말하며, 탄소 원자가 sp2 혼성궤도에 의해 화학 결합하여 형성된 2차원의 탄소 육각망면 구조를 갖는다. 그래핀 단일층의 두께는 탄소 원자 하나의 크기에 불과하여 약 0.34nm이다. 그래핀은 우수한 열전도 특성, 열적 안정성 및 높은 탄성을 가지며, 구체적으로, 1000℃ 이상의 고온에서도 특성을 안정적으로 유지할 수 있으며, 신축가능(stretchable)하여 다양한 전자 소자에 응용될 수 있다. 상기 질화물층은 SiN, SiON, TiN, TiAlN, TiSiN 및 AlN 중 적어도 하나를 포함할 수 있다. 상기 산화물층은 SiO2, Al2O3, ZrO 및 TiO2 중 적어도 하나를 포함할 수 있다.
제1 내지 제5 층(132-136)은 각각 순서대로 제1 내지 제5 두께(T1-T5)를 가질 수 있다. 제1 및 제5 층(132, 136)이 질화물층이고, 제3 층(134)이 산화물층인 경우, 제1 및 제5 두께(T1, T5)는 제3 두께(T3)보다 작을 수 있다. 또한, 그래핀층인 제1 및 제2 층(133, 135)의 제2 및 제4 두께(T2, T4)는 실질적으로 서로 동일하거나 유사할 수 있다. 다만, 제1 내지 제5 층(132-136)의 상대적인 두께는 이에 한정되지는 않으며, 다양하게 변화될 수 있다. 마스크층(130)은 약 160 nm 내지 약 240 nm 범위의 총 두께를 가질 수 있으며, 이는 제1 도전형 반도체 코어(142)의 크기 등에 따라 달라질 수 있다.
본 실시예의 마스크층(130)은 높은 탄성을 가지는 그래핀층인 제2 및 제4 층(133, 135)을 포함함으로써, 제1, 제3 및 제5 층(132, 134, 136)이 나노 발광구조물(140)의 성장 공정 중에 받는 스트레스(stress)를 완화하는 버퍼로서 기능할 수 있다. 또한, 제1, 제3 및 제5 층(132, 134, 136) 중 적어도 일부가 후속의 고온 공정 중에 결정화되는 경우라도, 그래핀층인 제2 및 제4 층(133, 135)이 중간에 삽입되어 이종 계면(heterointerface)을 형성하므로, 결정립계(grain boundary)를 통해 누설전류 경로(leakage path)가 형성되는 것을 방지할 수 있다. 따라서, 나노 발광구조물(140)의 하부에 전류가 집중되더라도 마스크층(130) 주위에서 누설전류가 효과적으로 차단될 수 있다.
복수의 나노 발광구조물들(140)이 복수의 개구부들(H)에 해당하는 위치에 각각 배치될 수 있다. 나노 발광구조물(140)은 복수의 개구부(H)에 의해 노출된 제1 도전형 반도체 베이스층(120) 영역으로부터 성장된 제1 도전형 반도체 코어(142)와, 제1 도전형 반도체 코어(142)의 표면에 순차적으로 형성된 활성층(144) 및 제2 도전형 반도체층(146)을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 한정되지 않고 반대로 각각 p형 및 n형 반도체로 이루어질 수도 있다. 제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있으며, 각각의 층은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층들을 구비할 수도 있다. 다만, 제1 도전형 반도체 코어(142) 및 제2 도전형 반도체층(146)은 질화물 반도체 외에도 AlInGaP나 AlInGaAs 계열의 반도체를 이용할 수도 있을 것이다. 본 실시예에서, 제1 도전형 반도체 코어(142)은 예를 들어, Si 또는 C가 도핑된 n-GaN이고, 제2 도전형 반도체층(146)은 Mg 또는 Zn이 도핑된 p-GaN일 수 있다.
도시된 것과 같이, 제1 도전형 반도체 코어(142)의 폭은 마스크층(130)의 개구부들(H)의 폭보다 넓게 형성될 수 있으나, 이에 한정되지 않는다.
활성층(144)은 제1 도전형 반도체 코어(142)의 표면에 배치될 수 있다. 활성층(144)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일(SQW) 또는 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 활성층(144)이 InGaN을 포함하는 경우, In의 함량을 증가시킴으로써 격자 부정합에 의한 결정 결함이 감소될 수 있으며, 반도체 발광소자(100)의 내부 양자 효율이 증가될 수 있다. 또한, 활성층(144) 내의 In의 함량에 따라, 발광 파장이 조절될 수 있다.
반도체 발광소자(100)가 포함하는 나노 발광구조물(140)의 개수는 도면에 도시된 것에 한정되지 않으며, 반도체 발광소자(100)는 예를 들어, 수십 내지 수백만 개의 나노 발광구조물들(140)을 포함할 수 있다. 본 실시예의 나노 발광구조물(140)은 하부의 육각기둥 영역과 상부의 육각 피라미드 영역으로 이루어질 수 있다. 이 경우, 제1 도전형 반도체 코어(142)는 서로 다른 결정면인 하부의 m면 및 상부의 r면을 가질 수 있으며, 결정면에 따라 상부에 형성되는 활성층(144) 및 제2 도전형 반도체층(146)의 두께가 서로 상이할 수 있다. 예를 들어, m면 상에서의 활성층(144) 및 제2 도전형 반도체층(146)의 두께가 r면 상에서의 활성층(144) 및 제2 도전형 반도체층(146)의 두께보다 두꺼울 수 있다.
또한, 실시예에 따라, 나노 발광구조물(140)은 피라미드형 또는 기둥형일 수도 있다. 나노 발광구조물(140)은 이와 같은 3차원 형상을 가지므로, 발광 표면적이 상대적으로 넓어 광효율이 증가될 수 있다.
투명전극층(150)은 제2 도전형 반도체층(146)과 전기적으로 연결된다. 투명전극층(150)은 나노 발광구조물(140)의 상면 및 측면을 덮으며, 인접하는 나노 발광구조물들(140) 사이에서 서로 연결되도록 배치될 수 있다. 투명전극층(150)은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다.
충진층(160)은 나노 발광구조물(140) 및 투명전극층(150) 상에 배치될 수 있다. 충진층(160)은 인접한 나노 발광구조물들(140) 사이에 충진되며, 나노 발광구조물(140) 및 나노 발광구조물(140) 상의 투명전극층(150)을 덮도록 배치될 수 있다. 실시예에 따라, 충진층(160)의 상부면은 나노 발광구조물(140)을 따라 굴곡이 형성될 수 있다.
충진층(160)는 투광성 절연 물질로 이루어질 수 있으며, 예를 들어, SiO2, SiNx, Al2O3, HfO, TiO2 또는 ZrO을 포함할 수 있다. 다만, 실시예에 따라, 충진층(160)은 도전성 물질을 포함할 수도 있다. 이 경우, 충진층(160)은 제2 전극(180)과 전기적으로 연결되도록 형성되거나 일체로 형성될 수도 있으며, 반도체 발광소자(100)는 제1 및 제2 전극(170, 180)이 패키지 기판과 같은 외부 기판을 향하도록 플립칩 구조로 실장될 수 있다.
실시예에 따라, 충진층(160)의 상부에 패시베이션층이 더 배치될 수 있으며, 상기 패시베이션층은 제1 및 제2 전극(170, 180)의 상부면만을 노출시키도록 배치될 수 있다.
제1 및 제2 전극(170, 180)은 각각 제1 도전형 반도체 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되도록, 각각 반도체 발광소자(100)의 일 측에서 제1 도전형 반도체 베이스층(120) 및 투명전극층(150) 상에 배치될 수 있다. 다만, 제1 및 제2 전극(170, 180)의 배치 및 형태는 예시적인 것으로 실시예에 따라 다양하게 변화될 수 있다. 실시예에 따라, 기판(101)이 도전성 물질로 이루어지는 경우, 제1 전극(170)은 기판(101)의 하부에 배치되거나 생략될 수도 있다.
제1 및 제2 전극(170, 180)은 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 제1 및 제2 전극(170, 180)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt 등의 물질 또는 그 합금 중 하나 이상을 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 발광소자에 채용될 수 있는 마스크층의 개략적인 단면도이다. 도 2a 및 도 2b에서는 도 1의 A 영역에 대응되는 영역의 단면이 도시된다.
도 2a를 참조하면, 마스크층(130a)은 제1 도전형 반도체 베이스층(120) 상에 순서대로 적층된 제1 내지 제4 층(132a, 133a, 134a, 136a)을 포함할 수 있다. 제2 층(133a)은 그래핀층일 수 있으며, 제1, 제3 및 제4 층(132a, 133a, 134a, 136a)은 각각 산화물층 또는 질화물층일 수 있다. 또한, 제1 및 제4 층(132a, 136a)은 절연층일 수 있다. 예를 들어, 제1 및 제4 층(132a, 136a)은 질화물층이고, 제3 층(134a)은 산화물층일 수 있다.
본 실시예에서와 같이 실시예에 따라, 그래핀층인 제2 층(133a)의 상부 및 하부에 서로 다른 개수의 산화물층 또는 질화물층이 배치될 수 있다.
도 2b를 참조하면, 마스크층(130b)은 제1 도전형 반도체 베이스층(120) 상에 순서대로 적층된 제1 내지 제3 층(132b, 133b, 134b)을 포함할 수 있다. 제2 층(133b)은 그래핀층일 수 있으며, 제1 및 제3 층(132b, 134b)은 각각 산화물층 또는 질화물층일 수 있다. 또한, 제1 및 제3 층(132b, 134b)은 절연층일 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
이하의 도면들에서, 도 1과 동일한 도면 번호는 동일한 부재를 나타내므로 중복되는 설명은 생략한다.
도 3을 참조하면, 반도체 발광소자(100a)는 기판(101), 기판(101) 상에 형성된 제1 도전형 반도체 베이스층(120), 마스크층(130c), 나노 발광구조물(140), 투명전극층(150) 및 충진층(160)을 포함한다. 나노 발광구조물(140)은 제1 도전형 반도체 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함한다. 반도체 발광소자(100a)는 각각 제1 도전형 반도체 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
본 실시예에서, 마스크층(130c)은 제1 및 제2 층(132c, 133c)을 포함할 수 있으며, 제2 층(133c)은 제1 층(132c) 내에 매립된 형태로 배치될 수 있다. 예를 들어, 제1 층(132c)은 절연층이고, 제2 층(133c)은 양자점 형태의 그래핀일 수 있다. 실시예에 따라, 제2 층(133c)은 서로 이격된 2차원 그래핀층들을 포함하거나, 또는 서로 이격된 3차원 그래핀 구조체들을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 4를 참조하면, 반도체 발광소자(100b)는 기판(101), 기판(101) 상에 형성된 제1 도전형 반도체 베이스층(120), 마스크층(130d), 나노 발광구조물(140), 투명전극층(150) 및 충진층(160)을 포함한다. 나노 발광구조물(140)은 제1 도전형 반도체 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함한다. 반도체 발광소자(100b)는 각각 제1 도전형 반도체 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
본 실시예에서, 마스크층(130d)은 제1 및 제2 층(132d, 133d)을 포함할 수 있으며, 제2 층(133d)은 제1 층(132d)에 의해 둘러싸인 형태로 배치될 수 있다. 예를 들어, 제1 층(132d)은 절연층이고, 제2 층(133d)은 그래핀층일 수 있다. 제2 층(133d)은 개구부들(H)에 인접한 영역이 제1 층(132d)으로 덮여, 개구부들(H)을 통해 마스크층(130d)의 측면으로 노출되지 않도록 배치될 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 5a 내지 도 5f에서는, 도 1의 반도체 발광소자를 기준으로 설명하지만, 다른 실시예들의 반도체 발광소자 역시 유사한 방식으로 제조될 수 있을 것이다.
도 5a를 참조하면, 기판(101)의 상부면에 요철을 형성하고, 기판(101) 상에 제1 도전형 반도체를 성장시켜 제1 도전형 반도체 베이스층(120)을 형성할 수 있다.
제1 도전형 반도체 베이스층(120)은 나노 발광구조물(140)(도 1 참조)을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물(140)의 일 측을 서로 전기적으로 연결하는 구조물로서 제공될 수 있다. 따라서, 제1 도전형 반도체 베이스층(120)은 전기적 도전성을 갖는 반도체 단결정으로 형성될 수 있으며, 이 경우, 기판(101)은 결정성장용 기판일 수 있다.
도 5b를 참조하면, 제1 도전형 반도체 베이스층(120) 상에 예비 마스크층(130P)을 형성할 수 있다.
예비 마스크층(130P)은 후속의 공정에서 복수의 개구부들(H)(도 1 참조)을 형성함으로써, 마스크층(130)이 될 수 있다. 예비 마스크층(130P)은 제1 내지 제5 층(132-136)을 포함할 수 있으며, 제1 내지 제5 층(132-136)은 제1 도전형 반도체 베이스층(120) 상에 순차적으로 형성될 수 있다.
산화물층 또는 질화물층인 제1, 제3 및 제5 층(132, 134, 136)은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 물리기상증착(Physical Vapor Deposition, PVD)에 의해 형성될 있다.
그래핀층인 제2 및 제4 층(133, 135)은 그래핀 단일층 또는 다중층으로 형성될 수 있으며, CVD, 분자 빔 에피텍시(molecular beam epitaxy, MBE), 흑연 결정으로부터의 기계적 박리법 또는 실리콘 카바이드(SiC) 결정 열분해 방법 등과 같은 다양한 방법을 통해 형성될 수 있다. 그 밖에도, 고정렬 열분해 흑연(highly ordered pyrolytic graphite, HOPG)의 박편화, 산화 흑연 박편의 화학적 환원, 열 박편화(thermal exfoliation), 정전기적 증착(electrostatic deposition), 흑연의 액상 박편화(liquid phase exfoliation of graphite), 아크 방전(arc-discharging) 및 용매열 합성법(solvothermal method) 등이 이용될 수 있다.
실시예에 따라, 상기 그래핀층은 적어도 부분적으로 산화 처리될 수 있다. 예를 들어, 그래핀의 형성 후 약 500℃ 내지 900℃의 산소 분위기(ambient)에서 열처리가 수행되어 그래핀의 적어도 일부가 산화될 수 있다.
도 5c를 참조하면, 복수의 개구부들(H)이 형성된 마스크층(130) 및 몰드층(190)을 형성할 수 있다.
먼저 예비 마스크층(130P) 상에 몰드층(190)을 형성하는 물질을 증착하고, 도시되지 않은 별도의 마스크 패턴을 이용하여 이를 패터닝함으로써, 마스크층(130) 및 몰드층(190)이 형성될 수 있다. 마스크층(130) 및 몰드층(190)은 특정 식각 조건에서 식각율이 상이한 물질들로 이루어질 수 있으며, 이에 의해 상기 복수의 개구부들(H) 형성 시의 식각 공정이 제어될 수 있다. 구체적으로, 마스크층(130)을 이루는 복수의 층들 중 최상부의 제5 층(136)(도 5b 참조)과 몰드층(190)은 서로 다른 물질로 이루어질 수 있으며, 예를 들어, 제5 층(136)이 질화물층인 경우, 몰드층(190)은 실리콘 산화물층으로 이루어질 수 있다.
마스크층(130) 및 몰드층(190)의 총 두께는 목적하는 나노 발광구조물(140)(도 1 참조)의 높이를 고려하여 설계될 수 있다. 또한, 개구부들(H)의 크기는 목적하는 나노 발광구조물(140)의 크기를 고려하여 설계될 수 있다.
도 5d를 참조하면, 상기 복수의 개구부들(H)이 충진되도록 제1 도전형 반도체 베이스층(120)이 노출된 영역 상에 제1 도전형 반도체를 성장시킴으로써 복수의 제1 도전형 반도체 코어들(142)을 형성할 수 있다.
제1 도전형 반도체 코어(142)는 예컨대 n형 질화물 반도체로 이루어질 수 있으며, 제1 도전형 반도체 베이스층(120)과 동일한 물질로 이루어질 수 있다. 제1 도전형 반도체 코어(142)는 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 MBE 공정을 이용하여 형성될 수 있다.
본 단계 또는 이후의 도 5e를 참조하여 설명하는 공정 단계에서 약 700℃ 이상의 고온에서 공정이 수행되어 마스크층(130)을 이루는 제1, 제3 및 제5 층(132, 134, 136)의 두께 감소 및 결정성의 변화가 발생될 수 있으며 이로 인하여 열팽창율 및 응력이 변화될 수 있다. 다만, 본 실시예에 따르면, 마스크층(130)이 그래핀층인 제2 및 제4 층(133, 135)을 포함하므로, 응력을 완화시킬 수 있으며, 제1, 제3 및 제5 층(132, 134, 136)의 결정립계를 통한 누설전류의 경로가 차단될 수 있다.
도 5e를 참조하면, 복수의 제1 도전형 반도체 코어들(142)의 측면이 노출되도록 몰드층(190)을 제거하고, 활성층(144) 및 제2 도전형 반도체층(146)을 형성할 수 있다.
먼저, 몰드층(190)을 마스크층(130) 및 제1 도전형 반도체 코어(142)에 대하여 선택적으로 제거하여, 마스크층(130)이 잔존되도록 할 수 있다. 상기 제거 공정은, 예를 들어 습식 식각 공정에 의할 수 있다. 마스크층(130)은 후속 공정에서, 활성층(144) 및 제2 도전형 반도체층(146)이 제1 도전형 반도체 베이스층(120)과 접속되는 것을 방지하는 역할을 할 수 있다.
마스크층(135)을 제거한 후에, 제1 도전형 반도체 코어(142)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시키기 위한 열처리 공정이 수행될 수 있다. 이에 의해, 제1 도전형 반도체 코어(142)의 폭이 개구부들(H)의 폭보다 커질 수 있으며, 재성장이 이루어져 제1 도전형 반도체 코어(142)의 결정성이 향상될 수 있다. 다만, 본 공정은 실시예에 따라 개구부들(H)의 형상 및 그에 따른 제1 도전형 반도체 코어(142)의 성장 형상을 고려하여 생략될 수도 있다.
다음으로, 제1 도전형 반도체 코어(142) 상에 표면에 활성층(144) 및 제2 도전형 반도체층(146)을 순차적으로 성장시킬 수 있다. 이에 의해, 코어-쉘 구조의 나노 발광구조물(140)이 형성될 수 있다. 증착 방법에 따라, 활성층(144) 및 제2 도전형 반도체층(146)은 상술한 것과 같이 제1 도전형 반도체 코어(142)의 m면과 r면 상에서 서로 다른 두께를 가질 수도 있다.
또한, 실시예에 따라, 활성층(144)의 상부에 전하차단층이 더 배치될 수 있다. 이 경우, 제1 도전형 반도체 코어(142)의 상단부의 경사면에 활성층(144)은 배치되지 않고, 상기 전하차단층이 배치될 수도 있다. 상기 전하차단층은 제1 도전형 반도체 코어(142)로부터 주입된 전하가 활성층(144)에서의 전자와 정공의 결합(recombination)에 이용되지 않고 제2 도전형 반도체층(146)으로 이동되는 것을 방지하는 역할을 할 수 있다. 상기 전하차단층은 활성층(144)보다 큰 밴드갭 에너지를 가지는 물질을 포함할 수 있으며, 예를 들어, AlGaN 또는 AlInGaN을 포함할 수 있다.
도 5f를 참조하면, 제2 도전형 반도체층(146) 상에 투명전극층(150)을 형성할 수 있다.
투명전극층(150)은 인접한 나노 발광구조물들(140) 사이에서 마스크층(130)의 상부면을 덮도록 연장되어 복수의 나노 발광구조물들(140) 상에 하나의 층으로 형성될 수 있다.
다음으로, 도 1을 함께 참조하면, 투명전극층(150) 상에 충진층(160)이 형성될 수 있다. 실시예에 따라, 충진층(160)은 복수의 층들로 이루어질 수 있으며, 상기 복수의 층들은 서로 다른 물질로 이루어지거나, 동일한 물질을 포함하는 경우라도 서로 다른 증착 공정에 의해서 형성될 수 있다. 다음으로, 일 영역에서 제1 도전형 반도체 베이스층(120)을 노출시켜, 제1 전극(170)을 형성하고, 투명전극층(150) 상에 제2 전극(180)을 형성할 수 있다.
실시예에 따라, 투명전극층(150) 대신 반사전극층이 형성될 수도 있으며, 상기 반사전극층은 Ag 또는 Al을 포함할 수 있다. 이 경우, 반도체 발광소자(101)는 패키지 기판과 같은 외부 장치에 플립칩 실장될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법에 의해 형성된 제1 도전형 반도체 코어의 전자현미경 사진이다. 도 6a 및 도 6b는 주사 전자현미경(Scanning Electron Microscopy, SEM)에 의해 제1 도전형 반도체 코어(142)를 상부로부터 분석한 결과를 도시한다.
도 6a 및 도 6b를 참조하면, 도 5d를 참조하여 상술한 제1 도전형 반도체 코어(142)의 성장 공정 후의 모습이 도시된다. 마스크층(130)으로서, SiN의 제1 및 제5 층(132, 136), SiO2의 제3 층(134) 및 그래핀 단일층의 제2 및 제4 층(133, 135)을 포함하는 마스크층(130)을 사용하였다. 도시된 것과 같이, 5개의 층으로 이루어진 마스크층(130)을 사용한 경우에도 제1 도전형 반도체 코어(142)가 안정적으로 성장되었다.
도 6a의 경우, 제1 층(132)의 두께는 약 30 nm이고, 제3 층(134)의 두께는 약 100 nm이며, 제5 층(136)의 두께는 약 70 nm이었다. 도 6b의 경우, 제1 층(132)의 두께는 약 70 nm이고, 제3 층(134)의 두께는 약 100 nm이며, 제5 층(136)의 두께는 약 30 nm이었다.
상기와 같은 마스크층(130)을 이용하여 제조된 반도체 발광소자에서, 누설전류는 SiN 단일층의 마스크층을 이용한 경우에 비하여 약 214 ㎂에서 약 8 ㎂로 감소하였으며, 광출력은 약 23 ㎽에서 42 ㎽ 이상으로 증가하였다.
도 7은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 7을 참조하면, 반도체 발광소자(100c)는 기판(101), 기판(101) 상에 형성된 제1 도전형 반도체 베이스층(120), 마스크층(130), 나노 발광구조물(140a), 투명전극층(150) 및 충진층(160)을 포함한다. 나노 발광구조물(140a)은 제1 도전형 반도체 베이스층(120)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 고저항층(143), 활성층(144) 및 제2 도전형 반도체층(146)을 포함한다. 반도체 발광소자(100c)는 각각 제1 도전형 반도체 베이스층(120) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 및 제2 전극(170, 180)을 더 포함할 수 있다.
본 실시예에서, 제1 도전형 반도체 코어(142)의 상단부인 경사면의 표면 상에 고저항층(143)이 더 배치될 수 있다. 다만, 실시예에 따라, 고저항층(143)은 활성층(144)의 표면 상에 배치될 수도 있다.
고저항층(143)은 제1 도전형 반도체 코어(142)의 상단부에서 발생될 수 있는 누설전류를 차단하도록 전기적 저항이 높은 물질로 이루어질 수 있다. 예를 들어, 고저항층(143)은 도핑되지 않거나, 제1 도전형 반도체 코어(142)와 반대되는 도전형의 불순물로 도핑된 반도체로 이루어질 수 있다. 예를 들어, 제1 도전형 반도체 코어(142)가 n형 GaN인 경우, 고저항층(143)은 언도프(undoped) GaN 또는 Mg와 같은 p형 불순물이 도핑된 GaN일 수 있다. 다만, 고저항층(143)의 조성은 실시예에 따라 다양할 수 있으며, GaN의 제1 도전형 반도체 코어(142)를 성장시킨 후 인시추(in-situ)로 Al 및 In 중 적어도 하나의 소스를 추가 공급하여 AlxInyGa1 -x-yN(0=x<1, 0=y<1, 0=x+y<1)로 이루어진 층으로 형성될 수도 있다.
본 실시예의 반도체 발광소자(100c)는, 이종 계면을 포함하는 마스크층(130) 및 고저항층(143)을 형성함으로써, 나노 발광구조물(140a)의 상부 및 하부 모두에서 누설전류가 효과적으로 차단될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 발광소자의 개략적인 단면도이다.
도 8을 참조하면, 반도체 발광소자(100d)는 도전성 기판(109), 제1 도전형 반도체 베이스층(120a), 마스크층(130) 및 나노 발광구조물(140)을 포함한다. 나노 발광구조물(140)은 제1 도전형 반도체 베이스층(120a)으로부터 성장되어 형성된 제1 도전형 반도체 코어(142), 활성층(144) 및 제2 도전형 반도체층(146)을 포함한다. 반도체 발광소자(100d)는 각각 제1 도전형 반도체 베이스층(120a) 및 제2 도전형 반도체층(146)과 전기적으로 연결되는 제1 전극(170a), 제2 전극(180a, 180b)을 더 포함할 수 있다.
도전성 기판(109)은 도전성 물질로 이루어질 수 있으며, 예를 들어 Si 기판 또는 Si-Al 합금 기판일 수 있다.
제2 전극(180a, 180b)은 콘택 전극층(180a) 및 접합 전극층(180b)을 포함할 수 있으며, 도전성 기판(109)은 접합 금속층(180b)에 의해 콘택 전극층(180a)과 전기적으로 연결될 수 있다. 실시예에 따라, 도 1과 같이, 나노 발광구조물(140)을 덮는 투명 전극층(150)이 더 배치될 수도 있다.
콘택 전극층(180a)은 나노 발광구조물(140)의 제2 도전형 반도체층(146)과 오믹콘택을 실현할 수 있는 적절한 물질을 포함할 수 있다. 콘택 전극층(180a)은 예를 들어, GaN, InGaN, ZnO 또는 그래핀층으로 이루어질 수 있다. 또한, 콘택 전극층(180a)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 특히, 콘택 전극층(180a)은 광 추출 효율을 고려하여 반사성 금속층으로 형성될 수 있다. 이 경우, 활성층(144)으로부터 방출되어 도전성 기판(109)으로 향하는 빛을 상부로 반사시킬 수 있다. 접합 금속층(180b)은 예를 들어, Ni/Sn과 같은 공융 금속층일 수 있다.
본 실시예의 반도체 발광소자(100d)는, 도 5f를 참조하여 상술한 공정에서, 충진층(160) 대신, 콘택 전극층(180a)을 형성하고, 접합 금속층(180b)을 콘택 전극층(180a) 상에 형성하는 공정에 의해 제조될 수 있다. 다음으로, 콘택 전극층(180a) 상에 도전성 기판(109)을 접합시키고, 반도체층의 성장용 기판인 제1 도전형 반도체 베이스층(120a) 상의 기판(101)(도 1 참조)을 제거할 수 있다. 본 실시예의 제1 도전형 반도체 베이스층(120a)은 도 1의 반도체 발광소자(100)와 달리, 요철을 포함하지 않을 수 있으나, 이에 한정되지는 않는다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 9를 참조하면, 반도체 발광소자 패키지(1000)는 반도체 발광소자(1001), 패키지 본체(1002) 및 한 쌍의 리드 프레임(1003)을 포함하며, 반도체 발광소자(1001)는 리드 프레임(1003)에 실장되어 리드 프레임(1003)과 전기적으로 연결될 수 있다. 실시예에 따라, 반도체 발광소자(1001)는 리드 프레임(1003) 아닌 다른 영역, 예컨대, 패키지 본체(1002)에 실장될 수도 있을 것이다. 또한, 패키지 본체(1002)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(1001)를 봉지하도록 투광성 물질로 이루어진 봉지체(1005)가 형성될 수 있다.
본 실시예에서, 반도체 발광소자 패키지(1000)는 도 1에 도시된 반도체 발광소자(100)와 유사한 구조를 가지는 반도체 발광소자(1001)를 포함하는 것으로 도시되었다. 구체적으로, 도 1의 반도체 발광소자(100)가 제1 및 제2 전극(170, 180)이 모두 실장 기판(2010)을 향해 아래로 배치된 플립칩 구조로 실장되었으며, 이 경우, 충진층(160)은 도전성 물질로 이루어질 수도 있다. 다만, 실시예에 따라, 반도체 발광소자 패키지(1000)는 제1 및 제2 전극(170, 180)이 상부를 향하도록 실장된 도 1의 반도체 발광소자(100)를 포함할 수도 있으며, 도 3, 도 4, 도 7 및 도 8을 참조하여 상술한 다른 실시예의 반도체 발광소자(100a, 100b, 100c, 100d)를 포함할 수도 있다.
도 10을 참조하면, 반도체 발광소자 패키지(2000)는 반도체 발광소자(2001), 실장 기판(2010) 및 봉지체(2003)를 포함한다. 반도체 발광소자(2001)는 실장 기판(2010)에 실장되어 와이어(W) 및 도전성 기판(109)(도 8 참조)을 통하여 실장 기판(2010)과 전기적으로 연결될 수 있다.
실장 기판(2010)은 기판 본체(2011), 상면 전극(2013) 및 하면 전극(2014)을 구비할 수 있다. 또한, 실장 기판(2010)은 상면 전극(2013)과 하면 전극(2014)을 연결하는 관통 전극(2012)을 포함할 수 있다. 실장 기판(2010)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(2010)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(2003)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시예에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(2003) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
본 실시예에서, 반도체 발광소자 패키지(2000)는 도 8에 도시된 반도체 발광소자(100d)와 동일한 구조를 가지는 반도체 발광소자(2001)를 포함하는 것으로 도시되었으나, 실시예에 따라, 도 1, 도 3, 도 4 및 도 7을 참조하여 상술한 다른 실시예의 반도체 발광소자(100, 100a, 100b, 100c)를 포함할 수도 있다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 11을 참조하면, 백라이트 유닛(3000)은 기판(3002) 상에 광원(3001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(3003)를 구비한다. 광원(3001)은 도 9 및 도 10을 참조하여 상술한 구조 또는 이와 유사한 구조를 갖는 반도체 발광소자 패키지를 이용할 수 있으며, 또한, 반도체 발광소자를 직접 기판(3002)에 실장(소위 COB 타입)하여 이용할 수도 있다.
도 11의 백라이트 유닛(3000)에서 광원(3001)은 액정표시장치가 배치된 상부를 향하여 빛을 방사하는 것과 달리, 도 12에 도시된 다른 예의 백라이트 유닛(4000)은 기판(4002) 위에 실장된 광원(4001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(4003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(4003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(4003)의 하면에는 반사층(4004)이 배치될 수 있다.
도 13은 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 13의 분해사시도를 참조하면, 조명장치(5000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(5003)과 구동부(5008)와 외부접속부(5010)를 포함한다. 또한, 외부 및 내부 하우징(5006, 5009)과 커버부(5007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(5003)은 도 1, 도 3, 도 4, 도 7 및 도 8을 참조하여 상술한 실시예의 반도체 발광소자(100, 100a, 100b, 100c, 100d)와 동일하거나 유사한 구조를 가지는 반도체 발광소자(5001)와 그 반도체 발광소자(5001)가 탑재된 회로기판(5002)을 포함할 수 있다. 본 실시예에서는, 1개의 반도체 발광소자(5001)가 회로기판(5002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다. 또한, 반도체 발광소자(5001)가 직접 회로기판(5002)에 실장되지 않고, 패키지 형태로 제조된 후에 실장될 수도 있다.
외부 하우징(5006)은 열방출부로 작용할 수 있으며, 발광모듈(5003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(5004) 및 조명장치(5000)의 측면을 둘러싸는 방열핀(5005)을 포함할 수 있다. 커버부(5007)는 발광모듈(5003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(5008)는 내부 하우징(5009)에 장착되어 소켓구조와 같은 외부접속부(5010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(5008)는 발광모듈(5003)의 광원(5001)을 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(5008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
또한, 도면에는 도시되지 않았으나, 조명장치(5000)는 통신 모듈을 더 포함 할 수도 있다.
도 14는 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 14를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(6000)는 광원(6001), 반사부(6005), 렌즈 커버부(6004)를 포함하며, 렌즈 커버부(6004)는 중공형의 가이드(6003) 및 렌즈(6002)를 포함할 수 있다. 광원(6001)은 도 9 및 도 10 중 어느 하나의 발광소자 패키지를 적어도 하나 포함할 수 있다. 또한, 헤드 램프(6000)는 광원(6001)에서 발생된 열을 외부로 방출하는 방열부(6012)를 더 포함할 수 있으며, 방열부(6012)는 효과적인 방열이 수행되도록 히트싱크(6010)와 냉각팬(6011)을 포함할 수 있다. 또한, 헤드 램프(6000)는 방열부(6012) 및 반사부(6005)를 고정시켜 지지하는 하우징(6009)을 더 포함할 수 있으며, 하우징(6009)은 몸체부(6006) 및 일면에 방열부(6012)가 결합하여 장착되기 위한 중앙홀(6008)을 구비할 수 있다. 또한, 하우징(6009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 전방홀(6007)을 구비할 수 있다. 반사부(6005)는 하우징(6009)에 고정되어, 광원(6001)에서 발생된 빛이 반사되어 전방홀(6007)을 통과하여 외부로 출사되게 할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 120: 제1 도전형 반도체 베이스층
130: 마스크층 140: 나노 발광구조물
142: 제1 도전형 반도체 코어 143: 고저항층
144: 활성층 146: 제2 도전형 반도체층
150: 투명전극층 160: 충진층
170: 제1 전극 180: 제2 전극

Claims (10)

  1. 제1 도전형 반도체 베이스층;
    상기 제1 도전형 반도체 베이스층 상에 배치되며, 상기 제1 도전형 반도체 베이스층이 노출된 복수의 개구부를 가지고, 그래핀층을 포함하는 마스크층; 및
    상기 개구부 상에 배치되며, 각각 제1 도전형 반도체 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들을 포함하고,
    상기 마스크층은, 상기 그래핀층 및 상기 그래핀층의 상부 및 하부에 배치되는 적어도 하나의 절연층을 포함하는 반도체 발광소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 절연층은 적어도 일부가 결정질인 것을 특징으로 하는 반도체 발광소자.
  4. 제1 항에 있어서,
    상기 마스크층은 상기 제1 도전형 반도체 베이스층으로부터 순차적으로 적층된 제1 층, 제2 층 및 제3 층을 포함하고,
    상기 제2 층은 상기 그래핀층이고, 상기 제1 층 및 제3 층은 산화물층 또는 질화물층인 것을 특징으로 하는 반도체 발광소자.
  5. 제4 항에 있어서,
    상기 산화물층은 SiO2, Al2O3 , ZrO 및 TiO2 중 적어도 하나를 포함하고, 상기 질화물층은 SiN, SiON, TiN, TiAlN, TiSiN 및 AlN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 발광소자.
  6. 제1 항에 있어서,
    상기 마스크층은 상기 제1 도전형 반도체 베이스층으로부터 순차적으로 적층된 제1 질화물층, 제1 그래핀층, 산화물층, 제2 그래핀층 및 제2 질화물층을 포함하는 것을 특징으로 하는 반도체 발광소자.
  7. 제6 항에 있어서,
    상기 산화물층의 두께는 상기 제1 및 제2 질화물층의 두께보다 두꺼운 것을 특징으로 하는 반도체 발광소자.
  8. 제1 항에 있어서,
    상기 그래핀층은 양자점 형태의 그래핀을 포함하는 것을 특징으로 하는 반도체 발광소자.
  9. 제1 항에 있어서,
    상기 그래핀층은 단일층(monolayer) 또는 다중층(multilayer)의 그래핀인 것을 특징으로 하는 반도체 발광소자.
  10. 제1 항에 있어서,
    상기 그래핀층은 적어도 일부가 산화된 그래핀을 포함하는 것을 특징으로 하는 반도체 발광소자.
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