KR19990006143A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 금속 배선시 텅스텐 플러그 형성방법에 관한 것이다.
본 발명은, 도전층을 구비한 반도체 기판을 제공하는 단계, 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계, 상기 도전층의 소정 부분이 노출되도록 층간절연막을 식각하여, 콘택홀을 형성하는 단계, 상기 콘택홀 저면에 제 1콘택 플러그를 형성하는 단계, 상기 제 1콘택 플러그 상에 상기 콘택홀이 매립되도록 제 2콘택 플러그를 형성하는 단계, 상기 제 2콘택 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 금속 배선시 텅스텐 플러그 형성방법에 관한 것이다.
반도체 소자가 미세화되고 고집적화됨에 따라, 폴리실리콘의 게이트 전극이나 소오스 및 드레인 확산 영역을 금속 배선과 접촉시켜 주기 위한 콘택홀의 폭이 작아 지고, 또한 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉저항이 증대되며, 다층의 금속 배선 공정이 요구된다.
여기서 종래에는 이 미세한 폭을 갖는 콘택홀내에 금속 배선을 용이하게 매립하기 위하여, 콘택 플러그 기술이 제안되었다.
콘택 플러그는, 콘택홀이 구비된 반도체 기판 상에 콘택홀이 충분히 매립되도록 매립 특성이 매우 우수한 텅스텐막을 증착한 다음, 이 텅스텐막을 콘택홀내에만 매립되도록 에치백 또는 연마하여 형성된다.
이와 같이, 콘택홀 내부에만 텅스텐 금속막을 매립하므로서, 고집적화된 반도체 소자에서 배선의 단선없이 금속 배선을 용이하게 형성할 수 있다.
그러나, 상기와 같은 텅스텐 플러그는, 콘택홀내에 매립하기 위한 에치백 또는 화학적 기계적 연마 공정시, 콘택홀 내부의 텅스텐막의 식각 속도보다 콘택홀 양측 상부에 존재하는 텅스텐막의 식각 속도가 빠르다. 따라서, 표면 단차없이 콘택홀 내에만 텅스텐막을 매립하기 위하여는 과도 시각(over etch) 공정이 요구된다. 더우기, 콘택홀의 형성으로 반도체 기판의 단차진 부분에 텅스텐막이 잔존하게되어, 브리지를 유발하는 것을 방지하기 위하여, 과도 식각 공정이 요구된다.
그러나, 이와 같은 과도 식각 공정으로 콘택홀 부분의 텅스텐이 움푹 패이게 되고, 콘택홀의 단차 부분에 텅스텐이 과도하게 식각되는 현상이 발생되어, 텅스텐막이 많은 손실이 초래된다. 이는 이후의 금속 배선 공정시 배선 불량을 야기하고, 금속 배선 신뢰성이 저하시키는 요인이 된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여, 플러그 형성 공정시,플러그 금속막의 손실을 줄일 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
도 1A 내지 도 1D는 본 발명에 따른 콘택 플러그 형성방법을 설명하기 위한 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
1:반도체 기판2:제 1금속 배선층
3:층간 절연막4:티타늄막
5, 7:티타늄 질산화막6, 8:텅스텐막
9:알루미늄 합금막10:난반사 방지막
100:콘택홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 도전층을 구비한 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 도전층의 소정 부분이 노출되도록 층간 절연막을 식각하여, 콘택홀을 형성하는 단계; 상기 콘택홀 저면에 제 1콘택플러그를 형성하는 단계; 상기 제 1콘택플러그 상에 상기 콘택홀이 매립되도록 제 2콘택 플러그를 형성하는 단계; 상기 제 2콘택 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 소자의 콘택 플러그 형성 공정시, 플러그용 금속막을 이중으로 형성하여, 콘택홀내에 고르게 매립하게 되어 금속 배선과의 콘택이 용이하여 진다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 1A 내지 도 1D는 본 발명에 따른 콘택 플러그 형성방법을 설명하기 위한 공정 단면도이다.
본 실시예에서는 콘택 플러그를 형성공정시, 콘택 플러그의 손실을 줄이기 위하여, 플러그용 금속막을 이중층으로 형성한다.
도 1A를 참조하여, 반도체 기판(1) 상에 제 1금속 배선(2)이 공지의 방식으로 형성되고, 제 1금속 배선(2) 상부에는 층간 절연막(3)이 형성된다. 여기서, 반도체 기판(1)은 트랜지스터 등과 같은 소자들이 형성된 실리콘 기판일 수 있다. 이어서, 제 1금속 배선(2)의 소정 부분이 노출될 수 있도록 층간 절연막(3)이 식각되어, 콘택홀(100)이 형성된다. 그후, 콘택홀(100) 내부 및 층간 절연막(3) 상부에 접촉 금속막으로 티타늄막(4)과, 베리어막으로 제 1티타늄 질산화막(5:titanium oxynitride)이 순차적으로 증착된다. 여기서, 상기 티타늄 질산화막(5)은 약 300℃의 온도 이상에서 증착됨이 바람직하고, 막의 안정화를 위하여 추가적으로 열 공정을 실시할 수 있다. 그리고 나서, 콘택홀(100)이 충분히 매립되도록 제 1텅스텐막이(6)이 증착된다.
그후에 도 1B에 도시된 바와 같이, 제 1텅스텐막(6)은 콘택홀(100)의 저면부에 고르게 매립될 수 있도록 전면 시각된다. 이때, 콘택홀(100) 형성으로 단차진 부분에 텅스텐이 잔존되지 않도록 충분히 전면 식각하여 줌이 바람직하다.
도 1C를 참조하여, 콘택홀(100)내의 제 1텅스텐막(6) 상부, 콘택홀의 내벽부 및 층간 절연막(3) 상부에 제 2티타늄 질산화막(7)이 소정 두께로 증착된다. 여기서, 상기 티타늄 질산화막(7)은 약 300℃ 이상의 온도에서 증착됨이 바람직하고, 막의 안정화를 위하여 추가적인 열 공정을 실시할 수 있다. 이때, 상기 티타늄막(4)과 제 1티타늄 질산화막(5) 및 제 2티타늄 질산화막(7)의 전체 두께가 약 2000Å 정도 이상이되지 않도록 증착됨이 바람직하다. 이어서, 제 2티타늄 질산화막(7) 상부에 제 2텅스텐막(8)이 결과물이 충분히 매립되도록 증착된다. 상기 제 2티타늄 질산화막(7)은 하부의 제 1텅스텐막(6)과 상부의 제 2텅스텐막(8)간의 전자 이동 및 스트레스 이동을 방지하기 위하여 개재된다.
그리고 나서, 도 1D에 도시된 바와 같이, 제 2텅스텐막(8)은 제 2티타늄 질산화막(7)이 표면이 노출되도록 전면식각된다. 이때, 제 2텅스텐막(8)의 잔재가 콘택홀의 단차진 부분에 잔존되지 않도록 식각하여 줌이 바람직하다.
그리고 나서, 결과물 상부에는 제 2금속 배선으로서의 알루미늄 합금막(9)이 증착되고, 그 상부에는 알루미늄 합금막(9)의 난반사를 방지하기 위한 난반사 방지막(10)이 형성된다. 이때, 알루미늄 합금막(9)은 약 200℃ 이상의 온도에서 증착됨이 바람직하다.
본 발명에서는 금속 손실이 없는 콘택 플러그 형성을 위하여, 1차적으로 콘택홀의 저면에 제 1플러그를 형성하고, 이 제 1플러그 상에 콘택홀 상부를 매립하도록 제 2플러그를 형성하므로서, 금속막의 손실없이 콘택홀내에 용이하게 매립할 수 있다.
본 발명의 실시예에서는 베리어막으로 티타늄 질산화막을 이용하였으나, 그 밖에도 티타늄 질화막, 텅스텐 질화막, 티타늄 텅스텐막 등을 사용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 반도체 소자의 콘택 플러그 형성 공정시, 플러그용 금속막을 이중으로 형성하여, 콘택홀내에 고르게 매립하게 되어 금속 배선과의 콘택이 용이하여 진다.
따라서, 반도체 소자의 금속 배선 신뢰성이 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (10)
- 도전층을 구비한 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 도전층의 소정 부분이 노출되도록 층간 절연막을 식각하여, 콘택홀을 형성하는 단계;상기 콘택홀 저면에 제 1콘택 플러그를 형성하는 단계;상기 제 1콘택 플러그 상에 상기 콘택홀이 매립되도록 제 2콘택 플러그를 형성하는 단계;상기 제 2콘택 플러그와 콘택되도록 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 콘택홀을 형성하는 단계와 제 1콘택홀을 형성하는 단계 사이에, 콘택홀 내벽 및 층간 절연막 상에 접촉 금속막과, 제 1베리어막을 순차적으로 적층하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2항에 있어서, 상기 접촉 금속막은 전이 금속막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1콘택 플러그를 형성하는 단계와, 제 2콘택 플러그를 형성하는 단계 사이에, 콘택홀 내벽부와 제 1콘택 플러그 상부 및 층간 절연막 상부에 제 2베리어막을 형성하는 단계를 부가적으로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2항 또는 제 4항에 있어서, 상기 제 1 및 제 2베리어막은 티타늄 질산화막, 티타늄 질화막, 텅스텐 질화막, 티타늄 텅스텐막 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5항에 있어서, 상기 베리어막은 300℃ 이상의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2항 또는 제 4항에 있어서, 상기 베리어막을 증착하는 단계 후, 막 안정화를 위한 열 처리 공정을 추가적으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 제 1콘택 플러그를 형성하는 단계는, 상기 콘택홀이 충분히 매립되도록 텅스텐막을 증착하는 단계; 상기 콘택홀의 저면 부분에 매립되도록 텅스텐막을 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4항에 있어서, 상기 제 2콘택 플러그를 형성하는 단계는, 상기 콘택홀이 충분히 매립되도록 텅스텐막을 증착하는 단계; 상기 텅스텐막을 제 2베리어막 표면이 노출되도록 전면 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 금속 배선막을 형성하는 단계는, 상기 제 2콘택 플러그와 접촉되도록 알루미늄 합금막을 형성하는 단계; 상기 알루미늄 합금막 상에 난반사 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019970030365A KR19990006143A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 제조방법 |
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| KR1019970030365A KR19990006143A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 제조방법 |
Country Status (1)
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| KR (1) | KR19990006143A (ko) |
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1997
- 1997-06-30 KR KR1019970030365A patent/KR19990006143A/ko not_active Application Discontinuation
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