JPS60140818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60140818A JPS60140818A JP25008283A JP25008283A JPS60140818A JP S60140818 A JPS60140818 A JP S60140818A JP 25008283 A JP25008283 A JP 25008283A JP 25008283 A JP25008283 A JP 25008283A JP S60140818 A JPS60140818 A JP S60140818A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体装置の製造方法、詳しくは電極窓を多結
晶シリコン(ポリシリコン)で埋め込んだときに、その
電極窓に埋め込んだポリシリコンの埋込層の表面を平均
化する方法に関する。
晶シリコン(ポリシリコン)で埋め込んだときに、その
電極窓に埋め込んだポリシリコンの埋込層の表面を平均
化する方法に関する。
(2)技術の背景
第1図の断面図に示される如く、基板上に設けた絶縁膜
に開けられた電極窓をポリシリコンで埋め込んでその上
に配線層などを形成する技術が開(1) 発されている。同図において、1はp型シリコン基扱、
2はn“型不純物拡散層、3は二酸化シリコン膜(5i
02膜)、4ばゲート酸化膜(SiO2股)、5はポリ
シリコンのゲート電極、6は燐・シリケート・ガラスの
絶縁膜(PSG IN) 、7は絶縁膜6に形成された
電極窓、8は電極窓の埋込みのために堆積したポリシリ
コン膜を示す。
に開けられた電極窓をポリシリコンで埋め込んでその上
に配線層などを形成する技術が開(1) 発されている。同図において、1はp型シリコン基扱、
2はn“型不純物拡散層、3は二酸化シリコン膜(5i
02膜)、4ばゲート酸化膜(SiO2股)、5はポリ
シリコンのゲート電極、6は燐・シリケート・ガラスの
絶縁膜(PSG IN) 、7は絶縁膜6に形成された
電極窓、8は電極窓の埋込みのために堆積したポリシリ
コン膜を示す。
リアクティブ・イオン・エツチング(Reactive
Ion Etching、 RI8)によってpsc膜
6の上のポリシリコンを除去して、第2図に示す如く電
極窓7内にポリシリコンを残すと、電極窓7はポリシリ
コンで埋め込まれたことになる。そして次の工程でPS
GSaO2に例えば配線層を形成する。
Ion Etching、 RI8)によってpsc膜
6の上のポリシリコンを除去して、第2図に示す如く電
極窓7内にポリシリコンを残すと、電極窓7はポリシリ
コンで埋め込まれたことになる。そして次の工程でPS
GSaO2に例えば配線層を形成する。
(3)従来技術と問題点
ポリシリコン堆積においては、ポリシリコンがPSG
11@の水平方向の表面」二にだけでなく電極窓の垂直
方向(上下方向)の表面上にも堆積される。
11@の水平方向の表面」二にだけでなく電極窓の垂直
方向(上下方向)の表面上にも堆積される。
第1図の電極窓7の幅が1.5μmあるとして、PSG
膜の表面上に1.5μmの厚さにPSGを堆積すると、
ポリシリコン膜の表面は第1図に示す如く中央部(2) 分で凹んだ形状となる。
膜の表面上に1.5μmの厚さにPSGを堆積すると、
ポリシリコン膜の表面は第1図に示す如く中央部(2) 分で凹んだ形状となる。
前記したりアクティブ・イオン・エツチングは物理的に
加速されたイオンによってエツチングをなすのであるか
ら、ポリシリコンII!ii 8はその表面の形状その
ものを保ちながら表面からエツチングされて行く。その
結果、1)SG膜6の表面上のポリシリコンがなくなっ
た時点で、ポリシリコンの埋込層の表面は図に■で示す
如くになる。その他にポリシリコン膜8の段差のある部
分(第2図に■で示す部分)ではポリシリコンがひさし
状に残る。
加速されたイオンによってエツチングをなすのであるか
ら、ポリシリコンII!ii 8はその表面の形状その
ものを保ちながら表面からエツチングされて行く。その
結果、1)SG膜6の表面上のポリシリコンがなくなっ
た時点で、ポリシリコンの埋込層の表面は図に■で示す
如くになる。その他にポリシリコン膜8の段差のある部
分(第2図に■で示す部分)ではポリシリコンがひさし
状に残る。
このポリシリコンを除去するためには、全面にレジスト
膜を形成し、このレジスト膜を■の部分で窓開きする如
くにバターニングした後にその部分のポリシリコンをエ
ツチング除去する必要があり、工程数が増える問題があ
る。
膜を形成し、このレジスト膜を■の部分で窓開きする如
くにバターニングした後にその部分のポリシリコンをエ
ツチング除去する必要があり、工程数が増える問題があ
る。
第2図に示す如く電極窓のポリシリコンに■で示す凹み
があったときその上に例えばアルミニウム(^β)の配
線層を形成したとすると、凹みの深いところからA2が
基板中に入ってn+型型数散層2ショートするおそれが
ある。
があったときその上に例えばアルミニウム(^β)の配
線層を形成したとすると、凹みの深いところからA2が
基板中に入ってn+型型数散層2ショートするおそれが
ある。
(3)
上記に加えて、■で示す部分の上に配線層、眉間絶縁層
01.と多層構造を形成すると、凹みが次々に拡大され
て現れ、上方に形成された配線層が断線するおそれがあ
る。
01.と多層構造を形成すると、凹みが次々に拡大され
て現れ、上方に形成された配線層が断線するおそれがあ
る。
第2図に■で示す四部がなくなる程度に、いいかえると
ポリシリコン膜8の表面が完全に平坦になる厚さまでポ
リシリコンを堆積することも考えられるが、それでは時
間とコストが著しく増大することになり、実際向きでな
い。
ポリシリコン膜8の表面が完全に平坦になる厚さまでポ
リシリコンを堆積することも考えられるが、それでは時
間とコストが著しく増大することになり、実際向きでな
い。
(4)発明の目的
本発明は」二記従来の問題に鑑み、半導体装置の製造工
程において、電極窓をポリシリコンで埋め込むため堆積
されたポリシリコンの電極窓以外の部分に堆積されたも
ののエツチングのときに、埋込層の表面が平坦化され、
かつ、ポリシリコン膜の段差部にポリシリコンが残るこ
とのないようなエツチング方法を提供することを目的と
する。
程において、電極窓をポリシリコンで埋め込むため堆積
されたポリシリコンの電極窓以外の部分に堆積されたも
ののエツチングのときに、埋込層の表面が平坦化され、
かつ、ポリシリコン膜の段差部にポリシリコンが残るこ
とのないようなエツチング方法を提供することを目的と
する。
(5)発明の構成
そしてこの目的は本発明によれば、半導体基板上の電極
窓が開けられた絶縁股上に多結晶シリコ(4) ンを堆積し、電極窓以外の部分の多結晶シリコンを除去
し電極窓内に多結晶シリコンの埋込層を形成する方法に
おいて、電極窓以外の部分の多結晶シリコンをプラズマ
・エツチングで除去することを特徴とする半導体装置の
製造方法を提供することによって達成される。
窓が開けられた絶縁股上に多結晶シリコ(4) ンを堆積し、電極窓以外の部分の多結晶シリコンを除去
し電極窓内に多結晶シリコンの埋込層を形成する方法に
おいて、電極窓以外の部分の多結晶シリコンをプラズマ
・エツチングで除去することを特徴とする半導体装置の
製造方法を提供することによって達成される。
(6)発明の実施例
以下本発明実施例を図面によって詳説する。
本願発明者は、プラズマ・エツチングにおいては、エツ
チングの活性種が高い部分や平坦な表面上に多く形成さ
れ、その部分でエツチングガスによるエツチングが活発
に進むことを確認した。それを第1図に見ると、同図に
矢印で示す方向にエツチングが等方向に進行するのであ
る。
チングの活性種が高い部分や平坦な表面上に多く形成さ
れ、その部分でエツチングガスによるエツチングが活発
に進むことを確認した。それを第1図に見ると、同図に
矢印で示す方向にエツチングが等方向に進行するのであ
る。
そして、第1図の例でポリシリコンを1.0μmの厚さ
に堆積しプラズマ・エツチングを行ったところ、第3図
に示す結果が得られ、■で示す電極窓のポリシリコンの
表面はほぼ平坦に、また■で示す段差部にはポリシリコ
ンが残らなかった。
に堆積しプラズマ・エツチングを行ったところ、第3図
に示す結果が得られ、■で示す電極窓のポリシリコンの
表面はほぼ平坦に、また■で示す段差部にはポリシリコ
ンが残らなかった。
本発明はU溝を用いる素子分離層の形成に有効(5)
である。第4図を参照すると、シリコン基板11にリア
クティブ・イオン・エツチングによってU溝12を形成
し、次いでU溝の表面を酸化して酸化膜13を形成する
。次いでポリシリコンを堆積してポリシリコン膜15を
形成すると、ポリシリコン膜15の表面はU溝の中央部
分で凹んだ形状になる。なお図において14は5iOz
膜を示す。
クティブ・イオン・エツチングによってU溝12を形成
し、次いでU溝の表面を酸化して酸化膜13を形成する
。次いでポリシリコンを堆積してポリシリコン膜15を
形成すると、ポリシリコン膜15の表面はU溝の中央部
分で凹んだ形状になる。なお図において14は5iOz
膜を示す。
従来シリコン基板11上のポリシリコンを除去しU溝1
2をポリシリコンで埋め込んだ構造を作るためには、ポ
リシリコンをKOHを用いる化学的ポリッシング法によ
って除去した。この方法によるとU溝を埋め込んだポリ
シリコンの表面は平坦化されるが、ポリッシングに用い
たKOHのにイオンが残存すると、例えばMOS l−
ランジスタを作るとき、KイオンがMOSトランジスタ
の特性に悪影響を与え、回路不安定の原因となっていた
。他方、上記したポリッシングに代えてリアクティブ・
イオン・エツチングによってポリシリコンをエツチング
することが試みられたのであるが、RIEによると前記
した如くにU溝12を埋め込んだポリシリコン(6) の表面は図に点線で示す如く中央が凹んだ形状となり、
かかるU溝素子分離層の上に多層構造を順に形成したと
きこの凹んだ形状は次々に拡大され、最上部に形成され
る^ρ配線層の断線の原因となったものである。
2をポリシリコンで埋め込んだ構造を作るためには、ポ
リシリコンをKOHを用いる化学的ポリッシング法によ
って除去した。この方法によるとU溝を埋め込んだポリ
シリコンの表面は平坦化されるが、ポリッシングに用い
たKOHのにイオンが残存すると、例えばMOS l−
ランジスタを作るとき、KイオンがMOSトランジスタ
の特性に悪影響を与え、回路不安定の原因となっていた
。他方、上記したポリッシングに代えてリアクティブ・
イオン・エツチングによってポリシリコンをエツチング
することが試みられたのであるが、RIEによると前記
した如くにU溝12を埋め込んだポリシリコン(6) の表面は図に点線で示す如く中央が凹んだ形状となり、
かかるU溝素子分離層の上に多層構造を順に形成したと
きこの凹んだ形状は次々に拡大され、最上部に形成され
る^ρ配線層の断線の原因となったものである。
本発明の方法によりプラズマ・エツチングでシリコン基
板11上のポリシリコン膜15をエツチングしたところ
、化学的ポリッシングによる場合と同様に表面が平坦な
ポリシリコン埋込層が得られ、しかもそれはにイオンの
汚染のおそれが全くないものであり、特性の優れたMO
S )ランジスタが形成されることが確認された。
板11上のポリシリコン膜15をエツチングしたところ
、化学的ポリッシングによる場合と同様に表面が平坦な
ポリシリコン埋込層が得られ、しかもそれはにイオンの
汚染のおそれが全くないものであり、特性の優れたMO
S )ランジスタが形成されることが確認された。
(7)発明の効果
以上詳細に説明した如く本発明によれば、半導体装置の
製造において電極窓をポリシリコンで埋め込んでポリシ
リコン埋込層を作るときに、電極窓以外の部分のポリシ
リコンを除去するためにプラズマ・エツチングを用いる
ことにより、電極窓を埋め込んだポリシリコン埋込層の
表面は平坦になり、また段差部のポリシリコンもきれい
にエラ(7) チングされて残存することがないので、従来の技術で見
られた配線層と基板の不純物拡散層とのショートや−F
方に形成される配線層の断線のおそれがなくなり、製造
される半導体装置の信頼性が向上され、かつ段差部のポ
リシリコン除去の工程が不要になるので、製造歩留りの
向上にも効果大であり、また従来のKOHを用いるポリ
ッシングに代りうるちのであることが判明した。
製造において電極窓をポリシリコンで埋め込んでポリシ
リコン埋込層を作るときに、電極窓以外の部分のポリシ
リコンを除去するためにプラズマ・エツチングを用いる
ことにより、電極窓を埋め込んだポリシリコン埋込層の
表面は平坦になり、また段差部のポリシリコンもきれい
にエラ(7) チングされて残存することがないので、従来の技術で見
られた配線層と基板の不純物拡散層とのショートや−F
方に形成される配線層の断線のおそれがなくなり、製造
される半導体装置の信頼性が向上され、かつ段差部のポ
リシリコン除去の工程が不要になるので、製造歩留りの
向上にも効果大であり、また従来のKOHを用いるポリ
ッシングに代りうるちのであることが判明した。
第1図は半導体栽板上の絶縁膜に形成された電極窓のポ
リシリコンを用いる埋込みを示す断面図、第2図は従来
技術により第1図のポリシリコン膜をエツチングした結
果を示す断面図、第3図は第1図のポリシリコン膜を本
発明の方法でエツチングした結果を示す断面図、第4図
は半導体基板に形成された素子分離層を示す断面図であ
る。 1−シリコン基板、2−n+型型数散層3−3iO2膜
、4−ゲート酸化膜、 5−ゲート電極、6−PSG膜、7− 電極窓、8−ポリシリコン膜、1l− (8) シリコン基板、12−U溝、13−3i02膜、14−
−−5iOz膜、15−ポリシリコン膜特 許 出願人
冨士通株式会社 (9)
リシリコンを用いる埋込みを示す断面図、第2図は従来
技術により第1図のポリシリコン膜をエツチングした結
果を示す断面図、第3図は第1図のポリシリコン膜を本
発明の方法でエツチングした結果を示す断面図、第4図
は半導体基板に形成された素子分離層を示す断面図であ
る。 1−シリコン基板、2−n+型型数散層3−3iO2膜
、4−ゲート酸化膜、 5−ゲート電極、6−PSG膜、7− 電極窓、8−ポリシリコン膜、1l− (8) シリコン基板、12−U溝、13−3i02膜、14−
−−5iOz膜、15−ポリシリコン膜特 許 出願人
冨士通株式会社 (9)
Claims (1)
- 半導体基板上の電極窓が開けられた絶縁1漠上に多結晶
シリコンを堆積し、電極窓以外の部分の多結晶シリコン
を除去し電極窓内に多結晶シリコンの埋込層を形成する
方法において、電極窓以外の部分の多結晶シリコンをプ
ラズマ・エツチングで除去することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25008283A JPS60140818A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25008283A JPS60140818A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60140818A true JPS60140818A (ja) | 1985-07-25 |
Family
ID=17202536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25008283A Pending JPS60140818A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140818A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62188314A (ja) * | 1986-02-14 | 1987-08-17 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS6476719A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor device |
JPH02268425A (ja) * | 1989-04-10 | 1990-11-02 | Toshiba Corp | 半導体装置の製造方法 |
US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
-
1983
- 1983-12-28 JP JP25008283A patent/JPS60140818A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62188314A (ja) * | 1986-02-14 | 1987-08-17 | Matsushita Electronics Corp | 半導体装置の製造方法 |
JPS6476719A (en) * | 1987-09-18 | 1989-03-22 | Nec Corp | Manufacture of semiconductor device |
JPH02268425A (ja) * | 1989-04-10 | 1990-11-02 | Toshiba Corp | 半導体装置の製造方法 |
US6027983A (en) * | 1994-06-02 | 2000-02-22 | Hitachi, Ltd. | Method of manufacturing trench isolate semiconductor integrated circuit device |
US6432799B1 (en) | 1994-06-02 | 2002-08-13 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
US6649487B2 (en) | 1994-06-02 | 2003-11-18 | Hitachi, Ltd. | Method of manufacturing semiconductor integrated circuit device |
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