KR900007149B1 - 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

반도체 장치

제1도 내지 제 8도는 본 발명의 1실시예를 도시한 공정도.

제9도 내지 제11도는 각각 본 발명의 다른 실시예를 도시한 단면도.

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 반도체 기판에 형성된 홈에 절연물을 충전하거나,또는 절연물을 거쳐서 유전체 재료를 충전하여 여러개의 반도체 소자를 서로 전기적으로 분리하는 반도체장치에 관한 것이다.

반도체 기간에 홈을 형성하여 홈안에 유전체 재료를 충전하여서 반도체 소자간의 절연분리를 행하는 방법은 종래의 PN 접합에 의한 분리법에 비하여 소요면적과 기생용량이 대단히 적어지게 되므로 고집적, 고속LSI에 적합한 방법이다. 그런데, 이 방법은 유전체 재료 또는 절연물을 홈에 충전한 후, 홈이 넓은 경우는표면을 평탄하게 하기가 어렵고, 평탄화 하기 위해서는 대단히 복잡한 공정을 거쳐야 하기 때문에 홈의 폭을 제한하여 표면의 평탄화를 용이하게 하는 등의 방법이 사용되어 왔다. 그러나, 홈의 폭을 제한하게 되면불필요한 능동영역이 발생하고, 배선용량이 증대하여 회로의 동작속도가 저하되는 결점이 있었다.

본 발명의 목적은 이상 설명한 종래 기술의 결점을 제거하여 불활성 영역에서의 기생용량을 감소시키고홈에 의한 분리와 기생용량의 감소를 동시에 실현하고, 또한 형성이 용이한 구조로 하여 간단한 공정으로기생용량을 적게 할수 있는 반도체 장치를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은 분리용의 좁고 깊은 홈과 불필요한 능동영역의 표면을 덮는 두꺼운 산화막을 조합하여 사용한다. 제조공정을 간단하게 하기 위하여 소자내의 분리를 행하기 위한 얕은 홈(베이스 영역과 콜렉터를 끌어내는 영역 사이의 분리를 하기 위한 얕은 홈)의 형성과 동시에, 두꺼운 산화막 영역의 형성을 행하는 것이 가능하고, 종래의 가장 간단한 공정과 동일한 공정수로서 성능의 향상을 달성할 수가 있다.

[실시예]

다음에는 바이폴라 집적회로의 제조에 관한 실시예를 들어 본 발명에 대해 상세하게 설명한다.

제1도에 도시한 바와 같이, Si기판(1)의 표면에 콜렉터 매입층(2)를 마련하고, 그 위에 트랜지스터의 능동부분이 되는 Si 에피택셜층(3)(두께 1∼1.5μm)을 형성한 다음에 그 표면을 산화하여 SiO₂막(4)를 형성하고, 또 그위에 공지의 CVD법에 의하여 Si₃N₄막(5)를 형성하였다.

다음에 통상의 포트 에칭법을 사용하여 홈을 형성해야 할 영역에 있는 상기 Si₃N₄막(5)를 선택에칭하여제거하고, 또 다시 포트 에칭을 실시하여 소자내의 분리를 행하는 얕은 홈의 부분(6)과 넓은 분리영역의 중심부(7)에만 SiO₂막(4)를 남게하고 그 이외의 노출된 SiO₂막(⑴를 제거하여 소자간 분리용의 깊은 홈을 형성하는 영역에 열림구멍(8)을 형성하였다. 여기서, 열림구멍(6)과 (8)의 폭은 홈의 깊이와 대략 같게하거나또는 깊이보다도 좁게 만드는 것이 그 다음공정의 평탄화를 위해 바람직하다(제2도 참조).

다음에 반응성의 스퍼터 에칭등의 공지의 드라이 에칭기술을 사용하여 Si 기간에 대략 수직인 홈(9)를 형성한 후, 완충 HF 액을 에칭액으로서 사용하여 노출된 SiO₂막(4)를 에칭하여 제거하였다(제3도 참조).

다음에 다시 Si층(3),(2),(1)을 드라이 에칭하여 콜렉터 매입층(2)보다도 얕은 홈(10)과 콜렉터 매입층(2)를 관통하는 깊은 홈(11)을 형성한다(제4도 참조).

다음에 Si₃N₄막 (5)를 마스크로 하여 Si층(1),(2),(3)의 노출된 부분을 산화하여 홈의 안쪽 표면에 SiO₂막(12)를 형성한다. 마스크로서 사용하였던 Si₃N₄막(5)를 제거한 다음에, 다시 Si₃N₄막(13)을 전면에 피착하고, 또 CVD법으로 다결정 Si층(14)를 두껍제 퇴적하여 홈을 충전하였다(제5도 참조).

다음에 등방성의 에칭(드라이 에칭이건 습식 에칭이건 상관없음)을 사용하여 상기 Si₃N₄막(13)의 표면이노출될때까지 다결정 Si층(14)를 에칭하여 표면을 평탄하게 하였다(제6도 참조).

다음에 다결정 Si층(14)의 표면을 산화하여 SiO₂막(15)를 형성한후, Si₃N₄막(13)의 노출된 부분을 제거하여 재차 전면에 Si₃N₄막(16)을 피착시킴으로서 분리공정이 완료된다(제7도 참조).

다음에 콜렉터를 끌어내는 영역(17)과, 베이스영역(18), 그리고 에미터 영역(19)를 형성하고, 또 비활성막에 구멍을 뚫어서 베이스 전극(20), 에미터 전극(21)과 콜렉터 전극(22)를 형성하게 되면 트랜지스터가완성된다(제8도 참조).

이렇게 하여 제작된 바이폴라 LSI는 분리영역에 두꺼운 산화막(12),(15)가 존재하기 때문에 배선 용량이좁은 홈일때보다 약 1/10로 감소되어 회로가 약 50% 정도 고속화 될수 있었다.

상기의 상, 하 절연막(12)와 (15)의 두께를 합하여 300nm 이상이 되게 하면, 기생용량의 발생을 효과적으로 방지할 수 있다.

그리고, 여기서 얕은 홈의 깊이를 SiO₂막(12)의 두께의 대략 절반이 되게 선정하면 평탄화 후의 표면을거의 평탄하게 할수가 있다.

본 실시예에서는 얕은 홈(10)을 SiO₂막(12)의 밑바닥인 콜렉터 매입층(2)의 표면에 접하게 될때를 도시하였지만, 얕은 홈을 콜렉터 매입층까지 형성할 필요가 없을때에는 얕은 홈에 대한 에칭양을 줄이던가 또는제9도에 도시한 바와 같이 얕은 홈의 에칭을 생략하는 것도 가능하다. 이때에는 깊은 홈과 홈사이를 300nm 이상의 두꺼운 절연막으로 덮으므로서 기생용량의 발생을 효과적으로 방지할수 있게 되며, 깊은 홈의안쪽면의 절연막(12)의 형성공정으로 상기 두꺼운 절연막을 동일한 공정으로 동시에 형성할 수 있으므로 공정이 매우 간단하게 된다.

그리고, 상기 실시예에서는 분리 영역이 비교적 좁은 경우에 대하여 도시하였지만, 넓은 경우에는 제10도와 같이 되어 표면에 단자가 발생되지 않으여, LSI의 제조에 충분히 적용할 수가 있다.

또, 홈의 단면형상은 본 실시예에서 설명한 U자 모양으로 한정할 필요가 없으며, V자형과 Y자형 혹은 3가지 형을 조합한 모양으로 하여도 된다. 특히 제2도에 도시한 SiO₂막(4)를 에칭할때 오버에칭을 행하고,Si 에칭 초기에 알카리계 에칭액(KOH,히드라진 등)을 사용한 이방성 에칭을 행하여 깊은 홈의 윗부분에Y자형의 경사를 만들어 놓으면, 제11도에 도시한 바와 같이 표면의 평탄성이 향상한다.

상기 실시예에서는 분리용 홈의 충전물(14)로서 다결정 Si를 사용하고 있지만, 이것에는 SiO₂나 Si₃N₄막등의 절연물을 사용하는 것도 물론 가능하다.

Claims (4)

1. 표면에 유전체가 피착되어 있는 여러개의 소자분리용의 깊은 홈(11)과, 상기 소자분리용 홈사이에 위치하며 그 상부가 두꺼운 절연막으로 덮어져 있는 얕은 홈(10)을 형성하여, 표면에 유전체가 피착되어 있는여러개의 소자분리용의 깊은 홈(11)과 홈(11) 사이를 덮는 두꺼운 절연막을 형성하여 되는 반도체 장치.
2. 특허청구의 범위 제1항에 있어서, 상기 얕은홈의 아래쪽의 절연막(12) 두께와위쪽의 절연막(b) 두께의 합이 300nm 이상인 것을 특징으로 하는 반도체 장치.
3. 특허청구의 범위 제1항에 있어서, 상기 두꺼운 절연막(12)와 상기 깊은 홈안쪽의 표면에 형성한 절연막의 두께는 동일공정으로 동시에 형성하여 두께가 같은 것을 특징으로 하는 반도체 장치.
4. 특허청구의 범위 제3항에 있어서, 상기 두꺼운 절연막(12)의 두께가 300nm 이상인 것을 특징으로 하는 반도체 장치.

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