JPS60130134A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPS60130134A
JPS60130134A JP59171658A JP17165884A JPS60130134A JP S60130134 A JPS60130134 A JP S60130134A JP 59171658 A JP59171658 A JP 59171658A JP 17165884 A JP17165884 A JP 17165884A JP S60130134 A JPS60130134 A JP S60130134A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、単一マスク法、及びこれにより、集積回路デ
バイスの上面から基板に接触させるための構造に関する
ものである。この方法は特に、通常マスクレスのブラン
ケット法により埋め込みコレクタを作成し、次に深い分
離を行なう方法のひとつを用いて分離を行なったバイポ
ーラ集積回路構造に有益である。
［従来技術］ 本発明と比較して評価される基板接点を作成する従来技
術は、米国特許第３８１７７５０号、第４１９６２２８
号、第４２５６５１４号、及び第４３０．９８１２号明
細書に開示されている。
−［発明が解決しようとする問題点］ バイポーラ集積回路では、基板をバイアスするための抵
抗の低い電路を通常必要とする。さらに、ある種のチッ
プ・パッケ−ジングの場合、基板をバイアスする接点が
チップの上面になければならない。
通常、深い絶縁分離壁を有する集積回路の場合、上面の
接点を実現させる方法には、埋め込みコレクタの形状の
単一マスク法、及び基板に抵抗の低いアクセスを行なう
ための少なくとももう１つののマスキング工程が含まれ
る。本発明は、埋め込みコレクタのパターンを作成し、
同時に基板と抵抗の小さいアクセスを達成するため、１
回のマスキング工程だけを使用する基板」二面の接点を
作成するものである。
上の述べたように、本発明の方法は特に深い絶縁分離を
有する集積回路に適用される。しかし、この方法はまた
、従来の分離方法、すなわちＰＮ接合分離のみ、または
埋設酸化物分離とともに部分的なＰＮ接合分離を用いた
方法にも適用することができる。このような従来の分離
法のひとつを用いた集積回路では、本発明の適用は通常
、埋め込みコレクタのドーピングが、コレクタ・基板間
のキャパシタンスが過度にならないように、中程度に行
なわれた場合に限定される。
［問題点を解決するための手段］ 本発明の主目的は、最小数のフォトリングラフィによる
マスキング操作を利用して、シリコン・チップの最上部
から、埋め込まれた基板まで、抵抗の低いパス（電路）
を生成する方法を提供することにある。
特にバイポーラ集積回路にあっては、本発明の上記及び
他の目的は、主として次の方法により達成される。１つ
の導電型の薄いイオンを注入した領域を、半導体基板の
主要表面全体に作成する。
その後、リソグラフィ及びエツチング技術を使用して、
基板表面の、基板接触のための領域を第１の導電型の領
域より低い深ざまで、浅いエツチングされた領域を作成
する。必要であれば、２つ以上の基板接点を設けてもよ
い。次に第２の導電型の領域を、エツチングした領域の
中央部に設ける。
次に基板を加熱して、基板に第１の導電型の埋め込みコ
レクタ及び第２の導電型のリーチスルー領域を設ける。
次いで、基板の主要表面にエピタキシャル層を設ける。
次に、集積回路のための第２の導電型のベース領域を作
成する。基板のリーチスルーの一部は、前に作成した基
板のり一チスルーの直接上に、べ〜スと同時に作成する
。次に、エピタキシャル層にエミッタ及びコレクタのり
一チスルー領域を設けた後、エミッタ、ベース、コレク
タ及び基板のリーチスルー領域に電気的接触を与える工
程を行なう。上記の工程の適当な段階で、周知の従来技
術により、深い絶縁壁を生成させる。この集積回路がＮ
ＰＮデバイスを含み、″ラテラル型のＰＮＰデバイスも
含む場合は、第１及び第２の導電型はそれぞれＮ型及び
Ｐ型である。
本発明を、図面及び実施例により、詳細に説明する。
［実施例］ 本明細書に述べるように、本発明はわずかに１回のマス
キング操作により、集積回路の最上面に基板接点部を設
けるものである。
第２図に示すように、処理法は１つの導電型のシリコン
基板２がら開始する。第２図に示す実施例は、Ｐ型基板
上に薄い二酸化シリコンＮ３を設けたものを使用する。
イオン注入により、上記の酸化物層３の下に、Ｎ型層４
を設ける。フォトレジスタ８の、厚み約１．５ミクロン
の層を被覆する。米国特許第４１０４０７０号明細書に
開示されたような方法を用いて、第２図に示す逆メサ状
の断面を有するフォトレジスト８中に、パターンを慎重
に作成する。パターンを作成したフォトレジスト８の垂
直壁は、上面がら内側に約４５’−５０°の角度で図示
するような斜面を形成している。
酸化物３の露出部をエツチングするため、選択性エツチ
ング剤を使用する。フォトレジストを侵さない、緩衝フ
ッ化水素酸のような気体または液体のエツチング剤を使
用することができる。次にシリコンの新しく露出した部
分を工、ツチングするために、選択性エツチング剤を使
用する。この場合も、シリコンだけを選択的にエツチン
グするピロカテコール等の気体または液体のエツチング
剤を使用することができる。このエツチングで、露出し
たシリコンは、Ｎ型注入層４の深さよりわずかに大きい
深さまで工７ツチングする。通常エツチングの深さは２
０００オンゲストローム台である。
この結果、第３図に示す構造が得られる。
次に、第４図に示すように、プラズマ析出（付着）技術
を用いてＳｉｘＮｙの薄い層をウェーハの表面に析出さ
せる。この層１０は約２４５℃の低温でウェーハ表面に
析出させる。イオン注入により、第４図に示すように、
ＳｉｘＮｙ層の下にＰ型不純物１２を析出させる。この
ＳｉｘＮｙ層は、Ｐ型不純物１２の注入の間、スクリー
ン層として作用することが好ましいが、必ずしもその必
要はない。この工程で、逆メサ様構造のフオトレジスト
は、Ｐ型不純物の注入中、マスクとして作用し、逆メサ
の底部周辺から、約１．２〜１．５μｍ離れてＰ型不純
物を位置させることに注目されたい。この１゜２〜１．
５μｍの距離は、第４図に“ａ”で示す。
距離＋１　ａ”はフォトレジスト層８の厚み及びエツジ
・スロープによって決まる。
第５図は、たとえば加熱した１１３ＰＯ４を用いたＳｉ
ｘＮｙ層１０の層数０示す。次に第５図に示す構造を残
して、フォトレジスト８を除去する。加熱することによ
って、Ｎ型及びＰ型不純物が構造体に導入され、第６図
に示すデバイスが得られる。
次の工程は、　５ｕｎ２層３の除去と、構造内にＮ型エ
ピタキシャル層を生成することである。この後。
Ｎ型のリーチスルー、Ｐ型のベース及びＮ型のエミッタ
を従来の方法で生成する。金属接触のための窓を、基板
上面の従来の不働態化層に作成する。
深い絶縁分離壁１８を、既知の従来技術により、上記の
工程の適当な段階で作成する。デバイスの製作は、従来
法により相互接続用金属処理パターンを得ることにより
完了する。
したがって第１図は、基板接触領域の主要なウェーハの
断面を示すものである。Ｐ型領域１６は、Ｐ型のベース
と同時に作成した領域で、上方に拡散したＰ型頭域１２
と融合して、■）型基板のり一チスル−を生成する。第
１図のＰ型頭域２２は、チャネル・ストッパとして作用
し、従来技術により、深い絶縁分離領域１８の下に生成
させることができる。処理中、Ｐ領域１２及び２２は、
基板のリーチスルーの抵抗を減少させるため、融合する
ことが好ましい。第１図はまた、Ｓｊ　Ｏ２−５ｉ３Ｎ
、不働態化層の存在を示すが、これは基板上面に作成す
ることができる。これは第１図には層２ｏとして図示さ
れている。
第３図に示すシリコンをエツチングする段階は同時に２
つの明確な別個の目的に用いられていることに注目すべ
きである。第１に、所要の領域のＮ型不純物を注入した
層を除去すること、第２に後のマスクの心合わせに役立
つ１へボブラフイ一段階を作り出すことである。
また、Ｎ型不純物をドープした領域４と、Ｐ型不純物を
ドープした領域１２は、良く知られた理由により幾分濃
厚にドープされるが、上記の処理法により、これらが高
濃度で融合するのが防止されることにも注目すべきであ
る。これらの高濃度にドープした領域が比較的高濃度で
融合、すなわち接合を形成すると、次の従来からの工程
においてシリコンの欠陥を形成することが多いことが知
られている。
本発明は、幾分高濃度にドープしたＮ領域４及びＰ領域
１２が、高濃度で融合するのを、第１にフォトレジスト
８中の逆メサ形を慎重に実現することにより、第２に真
下のシリコンにイオンが侵入するのを防ぐマスクとして
作用する事実を利用することにより防止する。第４図に
示すように、Ｎ領域４及びＰ領域１２はこのようにして
、ＰＩ３のドープ剤導入時に距離“ａ″だけ分離される
。
高温処理が全て終了した時、Ｎ領域４とＰ領域１２の接
合は、中程度または低い濃度で行なわれることが確実に
なる。
本発明を好ましい実施例について説明したが、本発明の
基本的範囲から逸脱することなく変形させることかでき
ることは明らかである。たとえば、第４図に示す薄［１
０を析出させるプラズマ析出工程で、Ｓｉ）＜Ｎｙの代
りに低温のＳｉＯｘまたは５ｉｎ２の使用することがで
きる。また、ＮＰＮデバイスの作成について説明したが
、本発明の方法でＰＮＰ構造を作成することができるこ
とも明白である。
［発明の効果］ 以上、本発明によって単一マスク工程によって集積回路
の最上面に接点領域を形成することができる。
【図面の簡単な説明】
第１図なしい第６図は本発明の方法の工程を説明する図
である。 ２・・・・Ｐ型基板、３・・・・ＳｉＯ□層、４・・・
・Ｎ型層、８・・・・フ第１−レジスト１１８・・・・
深い誘電分離部。

Claims (1)

  1. 【特許請求の範囲】 トランジスタを含む集積回路の！ｌｉ２造方法において
    、 第１の導電型のシリコン基板の主要面に、第２の導電型
    の薄い領域を設け。 上記基板との接点を形成する様指定された領域に於いて
    、上記主要面の上記第２の導電型を有する領域より深い
    位置まで浅い領域をエツチングし、上記の浅い領域の中
    央部に第１の導電型の領域を形成し、 上記工程によって形成した構造体を加熱して、上記基板
    に埋込みコレクタ領域及び基板リーチスルー領域を形成
    し、 上記基板の上記の主要面にエピタキシャル層を生成し、 上記トランジスタ及び上記基板の接点領域の周囲に、上
    記エピタキシャル層を通って分離領域を設け、 上記エピタキシャル層に於いて上記集積回路のためのベ
    ース領域および基板リーチスルー領域を設け、 上記エピタキシャル層に於いて上記集積回路のエミッタ
    およびコレクタのリーチスルー領域を形成する事を含む
    集積回路の製造方法。
JP59171658A 1983-12-15 1984-08-20 集積回路の製造方法 Granted JPS60130134A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US561507 1983-12-15
US06/561,507 US4584763A (en) 1983-12-15 1983-12-15 One mask technique for substrate contacting in integrated circuits involving deep dielectric isolation

Publications (2)

Publication Number Publication Date
JPS60130134A true JPS60130134A (ja) 1985-07-11
JPS645463B2 JPS645463B2 (ja) 1989-01-30

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ID=24242263

Family Applications (1)

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JP59171658A Granted JPS60130134A (ja) 1983-12-15 1984-08-20 集積回路の製造方法

Country Status (4)

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US (1) US4584763A (ja)
EP (1) EP0146760B1 (ja)
JP (1) JPS60130134A (ja)
DE (1) DE3484846D1 (ja)

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Also Published As

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DE3484846D1 (de) 1991-08-29
US4584763A (en) 1986-04-29
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