JPS61107738A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61107738A JPS61107738A JP22860484A JP22860484A JPS61107738A JP S61107738 A JPS61107738 A JP S61107738A JP 22860484 A JP22860484 A JP 22860484A JP 22860484 A JP22860484 A JP 22860484A JP S61107738 A JPS61107738 A JP S61107738A
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- JP
- Japan
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- insulator
- forming
- circuit element
- substrate
- semiconductor substrate
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体装置の素子分離にかがシ、特に溝によ
る素子分離に関するものである。
る素子分離に関するものである。
（従来技術）
従来、半導体装置の素子分離においては、ＰＮ接合を利
用したＰＮ接合分離や、素子分離領域を選択酸化する、
酸化物芥離等が行なわれてきた。
用したＰＮ接合分離や、素子分離領域を選択酸化する、
酸化物芥離等が行なわれてきた。
近年半導体装置の集積密度の向上に伴ない素子分離領域
を微細化する必要性が高まシ、上記方法Ｋかわって半導
体基板に溝形成を行ないその溝を絶縁物等で埋めるいわ
ゆるトレンチアイソレーション法が注目されてきている
。
を微細化する必要性が高まシ、上記方法Ｋかわって半導
体基板に溝形成を行ないその溝を絶縁物等で埋めるいわ
ゆるトレンチアイソレーション法が注目されてきている
。
しかしながら従来のトレンチアイソレーション法では、
溝形成及び絶縁物埋設後に素子を形成するので、表面の
平坦化及び、素子形成部の不要な絶縁物を除去する必要
があシ、また溝形成に伴なう結晶欠陥が素子形成の為の
熱処理によ多素子形成部に、まで及び素子の良品率を低
下させるという欠点がおった。
溝形成及び絶縁物埋設後に素子を形成するので、表面の
平坦化及び、素子形成部の不要な絶縁物を除去する必要
があシ、また溝形成に伴なう結晶欠陥が素子形成の為の
熱処理によ多素子形成部に、まで及び素子の良品率を低
下させるという欠点がおった。
（発明の目的）
本発明の目的は、トレンチ分離法における工程の簡略化
と溝形成時に発生する結晶欠陥が後の素子形成のための
熱処理によ多素子形成部に及ぶことを防止することにあ
る。
と溝形成時に発生する結晶欠陥が後の素子形成のための
熱処理によ多素子形成部に及ぶことを防止することにあ
る。
（発明の構成）
本発明は、半導体基板の一主面近傍に少なくとも回路素
子の一部を形成した後、半導体基板を選択的に除去し溝
を形成する工程と少なくとも前記溝を絶縁物で埋める工
程とを含むことを特徴とする半導体装置の製法である。
子の一部を形成した後、半導体基板を選択的に除去し溝
を形成する工程と少なくとも前記溝を絶縁物で埋める工
程とを含むことを特徴とする半導体装置の製法である。
又、本発明は半導体基板の一主面近傍に少力くとも回路
素子の一部を形成した後、半導体基板を選択的に除去し
溝を形成する工程と絶縁物で前記溝を埋めるとともに同
時に前記回路素子領域上にも絶縁物を被着させる工程と
少なくとも前記絶縁物を選択的に除去して前記回路素子
の電極数シ出し用開孔部を設ける工程とを含むことを特
徴とする半導体装置の製法である。
素子の一部を形成した後、半導体基板を選択的に除去し
溝を形成する工程と絶縁物で前記溝を埋めるとともに同
時に前記回路素子領域上にも絶縁物を被着させる工程と
少なくとも前記絶縁物を選択的に除去して前記回路素子
の電極数シ出し用開孔部を設ける工程とを含むことを特
徴とする半導体装置の製法である。
（発明の作用）
本発明の作用としては、素子形成後に溝を形成し、絶縁
物を形成しその後電極数シ出し用の開孔を行なうわけで
あるから、従来法の様に、素子形成のために基板表面を
平坦化しかつ素子形成部の不要な絶縁物を除去する必要
がないこと、及び溝形成に伴なう結晶欠陥が素子形成の
ための熱処理によりて素子形成部に及ぶということも原
理的にない。
物を形成しその後電極数シ出し用の開孔を行なうわけで
あるから、従来法の様に、素子形成のために基板表面を
平坦化しかつ素子形成部の不要な絶縁物を除去する必要
がないこと、及び溝形成に伴なう結晶欠陥が素子形成の
ための熱処理によりて素子形成部に及ぶということも原
理的にない。
（発明の効果）
本発明の効果としては、工程が簡略になることによシ、
工期、コストの低減と結晶欠陥の減少による素子良品率
の向上及び、素子形成後に素子の最も特性に影響する部
分に対して絶縁工程のフォトリングラフ工程のマスク合
わせを行なう様に出来るため従来よシ少ないマージンで
も素子特性が維持できるためさらに微細化を進めること
も可能となる。
工期、コストの低減と結晶欠陥の減少による素子良品率
の向上及び、素子形成後に素子の最も特性に影響する部
分に対して絶縁工程のフォトリングラフ工程のマスク合
わせを行なう様に出来るため従来よシ少ないマージンで
も素子特性が維持できるためさらに微細化を進めること
も可能となる。
従って、半導体装置の集積度向上及び微細化による性能
の大幅な向上が可能となる。 ：
（実施例） 以下８１図乃至第４図を用いて本発明の詳細な説明する
。
の大幅な向上が可能となる。 ：
（実施例） 以下８１図乃至第４図を用いて本発明の詳細な説明する
。
第１図は、回路素子が形成された半導体基板である。た
だし回路素子間の絶縁は行われていない。
だし回路素子間の絶縁は行われていない。
すなわち２、第１導電製の半導体基板１１上に第２導電
型のエピタキシャル層１２に第１導電型のベース部４４
、第２導電型のエミッタ部１５、埋込層に達する高濃度
、第２導電型コレクタ部を形成し、酸化膜１６で被膜し
ている。次に、第１図の基板に対して選択的に絶縁分離
のための溝２１を形成したのが第２図でおる。溝２１，
２２の形成は、リアクティブイオンエッチ等を用いて、
基板を選択的に、回路素子分離に必要な深さに達するま
でエツチングを行なう。次に、゛第３図に示す様に基板
全面に絶縁物３１を形成する。
型のエピタキシャル層１２に第１導電型のベース部４４
、第２導電型のエミッタ部１５、埋込層に達する高濃度
、第２導電型コレクタ部を形成し、酸化膜１６で被膜し
ている。次に、第１図の基板に対して選択的に絶縁分離
のための溝２１を形成したのが第２図でおる。溝２１，
２２の形成は、リアクティブイオンエッチ等を用いて、
基板を選択的に、回路素子分離に必要な深さに達するま
でエツチングを行なう。次に、゛第３図に示す様に基板
全面に絶縁物３１を形成する。
この絶縁物３１は、酸化シリコン、窒化シリコン、ＰＳ
Ｇ、ｆｆ！Ｌ状シリカ等、絶縁物であればｉｔ熱性は、
配線形成時の熱処理温度以上であればよいので比較的低
温でよく自由に選択できる。またこの絶縁物は、配線の
信頼性を損ねない程度に平坦にすればよく、また、すで
に素子形成は、行なわれているので、素子形成のために
基板表面の絶斥物を取υ除く必要はない。
Ｇ、ｆｆ！Ｌ状シリカ等、絶縁物であればｉｔ熱性は、
配線形成時の熱処理温度以上であればよいので比較的低
温でよく自由に選択できる。またこの絶縁物は、配線の
信頼性を損ねない程度に平坦にすればよく、また、すで
に素子形成は、行なわれているので、素子形成のために
基板表面の絶斥物を取υ除く必要はない。
次に第４図に示す様に第３図で形成した絶縁膜３１に回
路素子の電極形成のための開孔部４４゜４５．４６を設
け、配線層４３，４２．４７を設ける。
路素子の電極形成のための開孔部４４゜４５．４６を設
け、配線層４３，４２．４７を設ける。
（発明のまとめ）
以上説明した様に本発明による素子分離法によれば素子
形成後に素子分離を行うために、よシ少ない工程数でか
つ素子良品率の向上及び微細化が可能となる。
形成後に素子分離を行うために、よシ少ない工程数でか
つ素子良品率の向上及び微細化が可能となる。
これによシ、半導体装置の集積度及び性能を大幅に向上
することができる。
することができる。
第１図乃至第４図は本発明の一実施例を示す断面図であ
る。ここで第１図は、少なくとも一部の回路素子が形成
されている半導体基板の断面図で、本実施例の場合は、
バイポーラ素子であシ、１１は第１導電型を有する半導
体基板、１２は第２導電型を有するエピタキシャル層、
１３は高濃度第２導電をコレクタ拡散部、１４は第１導
電型ベース部、１５は第２導電型のエミッタ部、１６は
素子表面をおおう酸化膜である。第２図は素子分離のた
めの溝を形成したところを示す断面図あシ、２１．２２
は素子分離のための溝である。第３図は、第２図で形成
した溝及び基板表面に絶縁物を形成した後の断面図であ
シ、３１は前記絶縁物である。第４図は前記絶縁物を選
択的に除去して前記回路素子の電極取り出し用の開孔部
を設け、その後配線を形成した断面図であυ、４１，４
２゜４３は配線層、４４．４５．４６は開孔部である。 代理人 弁理士 内 原 音１・””’、”ｓ」 第１区 持２図
る。ここで第１図は、少なくとも一部の回路素子が形成
されている半導体基板の断面図で、本実施例の場合は、
バイポーラ素子であシ、１１は第１導電型を有する半導
体基板、１２は第２導電型を有するエピタキシャル層、
１３は高濃度第２導電をコレクタ拡散部、１４は第１導
電型ベース部、１５は第２導電型のエミッタ部、１６は
素子表面をおおう酸化膜である。第２図は素子分離のた
めの溝を形成したところを示す断面図あシ、２１．２２
は素子分離のための溝である。第３図は、第２図で形成
した溝及び基板表面に絶縁物を形成した後の断面図であ
シ、３１は前記絶縁物である。第４図は前記絶縁物を選
択的に除去して前記回路素子の電極取り出し用の開孔部
を設け、その後配線を形成した断面図であυ、４１，４
２゜４３は配線層、４４．４５．４６は開孔部である。 代理人 弁理士 内 原 音１・””’、”ｓ」 第１区 持２図
Claims (2)
- （１）半導体基板の一主面近傍に少なくとも回路素子の
一部を形成した後、該半導体基板に選択的に溝を形成す
る工程と、少なくとも前記溝を絶縁物で埋める工程とを
含むことを特徴とする半導体装置の製造方法。 - （２）前記絶縁物で前記溝を埋めると供に同時に前記回
路素子領域上にも絶縁物を被着させ、少なくとも前記絶
縁物を選択的に除去して、前記回路素子の電極取り出し
用開孔部を設ける工程を含むことを特徴とする特許請求
の範囲第（１）項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860484A JPS61107738A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22860484A JPS61107738A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107738A true JPS61107738A (ja) | 1986-05-26 |
Family
ID=16878952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22860484A Pending JPS61107738A (ja) | 1984-10-30 | 1984-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321133A (ja) * | 1996-05-27 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-10-30 JP JP22860484A patent/JPS61107738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321133A (ja) * | 1996-05-27 | 1997-12-12 | Nec Corp | 半導体装置の製造方法 |
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