JPH0420256B2 - - Google Patents
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- JPH0420256B2 JPH0420256B2 JP56047471A JP4747181A JPH0420256B2 JP H0420256 B2 JPH0420256 B2 JP H0420256B2 JP 56047471 A JP56047471 A JP 56047471A JP 4747181 A JP4747181 A JP 4747181A JP H0420256 B2 JPH0420256 B2 JP H0420256B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にバイポー
ラ形半導体装置のエツチング形成方法に関する。
ラ形半導体装置のエツチング形成方法に関する。
近年、半導体集積回路（IC）は可能なかぎり
高集積化が行われており、これはICが小型とな
ることは勿論、応答速度が速くなつて、高周波特
性が改善される効果が著しいためで、したがつて
パターンニングも微細となり、不純物層も浅く形
成する製造方法が行われている。しかし、微細化
パターンを、従来と同様の製造方法で形成する
と、歩留および信頼性上甚だ好ましくない問題が
発生する場合も多い。
高集積化が行われており、これはICが小型とな
ることは勿論、応答速度が速くなつて、高周波特
性が改善される効果が著しいためで、したがつて
パターンニングも微細となり、不純物層も浅く形
成する製造方法が行われている。しかし、微細化
パターンを、従来と同様の製造方法で形成する
と、歩留および信頼性上甚だ好ましくない問題が
発生する場合も多い。
本発明はかような１つの欠点を解決する手段を
提供するもので、第１図及び第２図に従来の問題
点を説明するための工程図を示す。即ち、第１図
はｎ型コレクタ領域１にP+型ベース領域２を形
成した後、エミツタをエミツタ電極窓から形成す
る方法を用い、n+型エミツタ領域３とn+型コレ
クタコンタクト領域４とを薄い酸化シリコン
（SiO2）膜５を通して砒素イオンを注入し、熱処
理してエミツタ領域３とコレクタコンタクト領域
４とを画定した工程断面図である。かように薄い
SiO2膜５を介してのイオン注入は、SiO2膜なし
に直接イオン注入する場合よりジヤンクシヨンリ
ーク電流の発生が少なく、すぐれた素子特性がえ
られる利点がある。このように形成した後、従来
薄いSiO2膜は弗酸（HF）にそのまゝ浸漬して、
エツチング除去し、電極窓を窓あけするが、HF
系溶液によるエツチングは等方的に蝕刻されるた
め第２図に示すようにエミツタ領域３より大きな
窓に窓あけされて、その上に電極を被着すれば、
エミツタとベースとが短絡しやすい欠点がある。
コレクタコンタクト領域４の場合は同様に大きな
電極窓ができても同じ導電型であるから問題はな
いが、上記のようにエミツタ領域３に問題が生ず
る。尚、図中７はＰ型基板、８はn+型埋没層を
示す。この様なことはエミツタ領域を深く形成す
ると、表面側方にも不純物が拡がつて比較的短絡
を起こしにくいが、高集積化するためエミツタ領
域を浅くする程、その短絡傾向は強くなる。
提供するもので、第１図及び第２図に従来の問題
点を説明するための工程図を示す。即ち、第１図
はｎ型コレクタ領域１にP+型ベース領域２を形
成した後、エミツタをエミツタ電極窓から形成す
る方法を用い、n+型エミツタ領域３とn+型コレ
クタコンタクト領域４とを薄い酸化シリコン
（SiO2）膜５を通して砒素イオンを注入し、熱処
理してエミツタ領域３とコレクタコンタクト領域
４とを画定した工程断面図である。かように薄い
SiO2膜５を介してのイオン注入は、SiO2膜なし
に直接イオン注入する場合よりジヤンクシヨンリ
ーク電流の発生が少なく、すぐれた素子特性がえ
られる利点がある。このように形成した後、従来
薄いSiO2膜は弗酸（HF）にそのまゝ浸漬して、
エツチング除去し、電極窓を窓あけするが、HF
系溶液によるエツチングは等方的に蝕刻されるた
め第２図に示すようにエミツタ領域３より大きな
窓に窓あけされて、その上に電極を被着すれば、
エミツタとベースとが短絡しやすい欠点がある。
コレクタコンタクト領域４の場合は同様に大きな
電極窓ができても同じ導電型であるから問題はな
いが、上記のようにエミツタ領域３に問題が生ず
る。尚、図中７はＰ型基板、８はn+型埋没層を
示す。この様なことはエミツタ領域を深く形成す
ると、表面側方にも不純物が拡がつて比較的短絡
を起こしにくいが、高集積化するためエミツタ領
域を浅くする程、その短絡傾向は強くなる。
本願発明の目的は上記欠点を解消することにあ
り、この目的は、半導体基板の表面に設けた第１
の絶縁薄膜にエミツタ電極窓を開け、エミツタ不
純物をイオン注入してエミツタを形成するバイポ
ーラ形半導体装置の製造方法において、該第１の
絶縁薄膜より薄い第２の絶縁薄膜を少なくとも該
エミツタ電極窓内に形成した後、該第２の絶縁薄
膜を透過してエミツタ不純物をイオン注入してエ
ミツタ領域を形成し、ついで方向性を有するエツ
チング方式によつて基板に対し垂直な方向にエツ
チングして該第２の絶縁薄膜を除去する工程が含
まれることを特徴とする半導体装置の製造方法に
よつて達成される。
り、この目的は、半導体基板の表面に設けた第１
の絶縁薄膜にエミツタ電極窓を開け、エミツタ不
純物をイオン注入してエミツタを形成するバイポ
ーラ形半導体装置の製造方法において、該第１の
絶縁薄膜より薄い第２の絶縁薄膜を少なくとも該
エミツタ電極窓内に形成した後、該第２の絶縁薄
膜を透過してエミツタ不純物をイオン注入してエ
ミツタ領域を形成し、ついで方向性を有するエツ
チング方式によつて基板に対し垂直な方向にエツ
チングして該第２の絶縁薄膜を除去する工程が含
まれることを特徴とする半導体装置の製造方法に
よつて達成される。
以下図面を参照して実施例により詳細に説明す
る。
る。
第３図ないし第６図は本発明の一実施例による
工程順図で、第３図はＰ型シリコン基板７上に
n+型埋没層８を形成し、ｎ型エピタキシヤル層
を成長し、アイソレーシヨンして、コレクタ領域
１を設け、抵抗素子（図示せず）とベース領域２
を形成した図で、表面上は膜厚数1000ÅのSiO2
膜６をフオトプロセスによりパターンニングして
電極窓部分のSiO2膜をエツチング除去し、エミ
ツタ電極窓１０，コレクタコンタクト電極窓１１
ベース電極窓１２、抵抗電極窓（図示せず）を窓
あけしている。
工程順図で、第３図はＰ型シリコン基板７上に
n+型埋没層８を形成し、ｎ型エピタキシヤル層
を成長し、アイソレーシヨンして、コレクタ領域
１を設け、抵抗素子（図示せず）とベース領域２
を形成した図で、表面上は膜厚数1000ÅのSiO2
膜６をフオトプロセスによりパターンニングして
電極窓部分のSiO2膜をエツチング除去し、エミ
ツタ電極窓１０，コレクタコンタクト電極窓１１
ベース電極窓１２、抵抗電極窓（図示せず）を窓
あけしている。
次いで、第４図に示すように、酸化して、これ
らの電極窓に膜厚100〜400Åの薄いSiO2膜５を
形成し、次いで第５図に示すようにフオトレジス
ト膜１３をパターンニングして、ベース電極窓１
２や抵抗電極窓を被覆し、上面から砒素（AS+）
イオンを1015〜1016／cm3程度注入すると、SiO2の
薄膜５を通してエミツタ電極窓１０とコレクタコ
ンタクト電極窓１１内のシリコン結晶に砒素が注
入され、フオトレジスト膜１３および厚いSiO2
膜６でマスクされた部分には注入されない。これ
はイオン注入電圧を適当に与えることによつて、
厚いSiO2膜は透過せずに薄いSiO2膜のみ透過さ
せることができる。
らの電極窓に膜厚100〜400Åの薄いSiO2膜５を
形成し、次いで第５図に示すようにフオトレジス
ト膜１３をパターンニングして、ベース電極窓１
２や抵抗電極窓を被覆し、上面から砒素（AS+）
イオンを1015〜1016／cm3程度注入すると、SiO2の
薄膜５を通してエミツタ電極窓１０とコレクタコ
ンタクト電極窓１１内のシリコン結晶に砒素が注
入され、フオトレジスト膜１３および厚いSiO2
膜６でマスクされた部分には注入されない。これ
はイオン注入電圧を適当に与えることによつて、
厚いSiO2膜は透過せずに薄いSiO2膜のみ透過さ
せることができる。
次いで、レジスト膜１３パターンを溶解除去し
た後、中性ガス雰囲気中で、熱処理してトランジ
スタの電流増巾率（hFE）を所望値とせしめて、
エミツタ領域３とコレクタコンタクト領域４を画
定する。次いで、方向性をもつたエツチング装置
内に装入して、表面から垂直方向に全面的にエツ
チングせしめ、第６図に示すように薄いSiO2膜
５のみエツチング除去する。この場合、僅か数
100Åの膜厚のみエツチング除去するから、膜厚
数1000Åの厚いSiO2膜６部分は表面が同様の厚
さのみエツチングされるだけで、残存する。上記
の方向性をもつたエツチング装置としては、例え
ば平行平板電極型プラズマエツチング装置があ
り、CF4CHF3などのフレオン系ガスを用いて
SiO2膜をエツチングする。又、イオンミリング
装置など物理的に蝕刻する方式も同様に表面の垂
直方向にのみエツチングすることが可能である。
た後、中性ガス雰囲気中で、熱処理してトランジ
スタの電流増巾率（hFE）を所望値とせしめて、
エミツタ領域３とコレクタコンタクト領域４を画
定する。次いで、方向性をもつたエツチング装置
内に装入して、表面から垂直方向に全面的にエツ
チングせしめ、第６図に示すように薄いSiO2膜
５のみエツチング除去する。この場合、僅か数
100Åの膜厚のみエツチング除去するから、膜厚
数1000Åの厚いSiO2膜６部分は表面が同様の厚
さのみエツチングされるだけで、残存する。上記
の方向性をもつたエツチング装置としては、例え
ば平行平板電極型プラズマエツチング装置があ
り、CF4CHF3などのフレオン系ガスを用いて
SiO2膜をエツチングする。又、イオンミリング
装置など物理的に蝕刻する方式も同様に表面の垂
直方向にのみエツチングすることが可能である。
この様な方法で、エツチングすると、砒素イオ
ンを注入した際のエミツタ電極１０と同一の大き
さの窓が形成されて、側方にエツチングが進行す
ることがないので、エミツタとベースとの短絡は
防止される。
ンを注入した際のエミツタ電極１０と同一の大き
さの窓が形成されて、側方にエツチングが進行す
ることがないので、エミツタとベースとの短絡は
防止される。
次に、第７図は表面上にSiO2膜１４と燐シリ
ケートガラス（PSG）膜１５とを被覆した二層
構造の実施例で、図示のようにPSG膜１５をメ
ルトして、表面上をなめらかにし、その上に形成
した配線が断線しないようにした構造であるが、
この場合薄いSiO2膜５を電極窓に存在せしめた
まゝPSG膜をメルトし、次いでSiO2膜５をエツ
チング除去すればPSG膜のメルトによる電極窓
特にベース電極窓１２内への燐の拡散を避けるこ
とができるもので、このようにこの構造に本発明
の製造方法を適用して、一層信頼性は改善され
る。
ケートガラス（PSG）膜１５とを被覆した二層
構造の実施例で、図示のようにPSG膜１５をメ
ルトして、表面上をなめらかにし、その上に形成
した配線が断線しないようにした構造であるが、
この場合薄いSiO2膜５を電極窓に存在せしめた
まゝPSG膜をメルトし、次いでSiO2膜５をエツ
チング除去すればPSG膜のメルトによる電極窓
特にベース電極窓１２内への燐の拡散を避けるこ
とができるもので、このようにこの構造に本発明
の製造方法を適用して、一層信頼性は改善され
る。
以上の説明から明らかなように、本発明は微細
化されるICの製造方法において、エミツタとベ
ースとの短絡が回避される形成方法で、ICの製
造歩留および信頼性の向上に著しく寄与するもの
である。
化されるICの製造方法において、エミツタとベ
ースとの短絡が回避される形成方法で、ICの製
造歩留および信頼性の向上に著しく寄与するもの
である。
第１図および第２図は従来の製造方法の工程順
図、第３図ないし第６図は本発明にかゝる一実施
例の工程順図、第７図は本発明の他の実施例の工
程図である。図中、１はコレクタ領域、２はベー
ス領域、３はエミツタ領域、４はコレクタコンタ
クト領域、５は薄いSiO2膜、６，１４は厚い
SiO2膜、７はシリコン基板、８は埋没層、１０
はエミツタ電極窓、１１はコレクタコンタクト電
極窓、１２はベース電極窓、１３はレジスト膜、
１５はPSG膜を示す。
図、第３図ないし第６図は本発明にかゝる一実施
例の工程順図、第７図は本発明の他の実施例の工
程図である。図中、１はコレクタ領域、２はベー
ス領域、３はエミツタ領域、４はコレクタコンタ
クト領域、５は薄いSiO2膜、６，１４は厚い
SiO2膜、７はシリコン基板、８は埋没層、１０
はエミツタ電極窓、１１はコレクタコンタクト電
極窓、１２はベース電極窓、１３はレジスト膜、
１５はPSG膜を示す。
Claims (1)
- １ 半導体基板の表面に設けた第１の絶縁薄膜に
エミツタ電極窓を開け、エミツタ不純物をイオン
注入してエミツタを形成するバイポーラ形半導体
装置の製造方法において、該第１の絶縁薄膜より
薄い第２の絶縁薄膜を少なくとも該エミツタ電極
窓内に形成した後、該第２の絶縁薄膜を透過して
エミツタ不純物をイオン注入してエミツタ領域を
形成し、ついで方向性を有するエツチング方式に
よつて基板に対し垂直な方向にエツチングして該
第２の絶縁薄膜を除去する工程が含まれることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4747181A JPS57162460A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4747181A JPS57162460A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162460A JPS57162460A (en) | 1982-10-06 |
| JPH0420256B2 true JPH0420256B2 (ja) | 1992-04-02 |
Family
ID=12776052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4747181A Granted JPS57162460A (en) | 1981-03-31 | 1981-03-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162460A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609163A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60119775A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117554A (en) * | 1976-03-30 | 1977-10-03 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS54144176A (en) * | 1978-05-01 | 1979-11-10 | Ibm | Method of forming semiconductor junction |
| JPS564268A (en) * | 1979-06-22 | 1981-01-17 | Ibm | Method of forming semiconductor device |
| JPS56146274A (en) * | 1980-03-24 | 1981-11-13 | Ibm | Method of manufacturing bipolar transistor |
-
1981
- 1981-03-31 JP JP4747181A patent/JPS57162460A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117554A (en) * | 1976-03-30 | 1977-10-03 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS54144176A (en) * | 1978-05-01 | 1979-11-10 | Ibm | Method of forming semiconductor junction |
| JPS564268A (en) * | 1979-06-22 | 1981-01-17 | Ibm | Method of forming semiconductor device |
| JPS56146274A (en) * | 1980-03-24 | 1981-11-13 | Ibm | Method of manufacturing bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162460A (en) | 1982-10-06 |
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