JPH0334328A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0334328A JPH0334328A JP16949289A JP16949289A JPH0334328A JP H0334328 A JPH0334328 A JP H0334328A JP 16949289 A JP16949289 A JP 16949289A JP 16949289 A JP16949289 A JP 16949289A JP H0334328 A JPH0334328 A JP H0334328A
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- film
- silicon
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- nitride film
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関する。
超高速バイポーラ半導体装置とし゛〔、トランジスタの
微細化、寄生容量低減の為、自己整合を用いてエミッタ
とベース電極を取り出す構造が考案されている。
微細化、寄生容量低減の為、自己整合を用いてエミッタ
とベース電極を取り出す構造が考案されている。
第２図は従来のバイポーラ半導体装置の一例の断面図で
ある。
ある。
シリコン基板１に素子の絶縁用のシリコン酸化膜２３を
設ける。選択的に不純物を含有した多結晶シリコン膜４
を設け、ホトリングラフィ技術により開口し、熱処理し
て外部ベース８を設けると共にシリコン酸化膜７を形成
する。シリコン酸化膜７を選択開口し、ベース層９を形
成する。多結晶シリコン膜１２を被着し、熱処理してエ
ミツタ層１３を形成する。
設ける。選択的に不純物を含有した多結晶シリコン膜４
を設け、ホトリングラフィ技術により開口し、熱処理し
て外部ベース８を設けると共にシリコン酸化膜７を形成
する。シリコン酸化膜７を選択開口し、ベース層９を形
成する。多結晶シリコン膜１２を被着し、熱処理してエ
ミツタ層１３を形成する。
この半導体装置は、多結晶シリコン膜４及びシリコン酸
化膜７に設けた開口部に自己整合的にベース層９．エミ
ツタ層１３が形成される。多結晶シリコン膜４，１２は
それぞれベース電極及びエミッタ電極となる。
化膜７に設けた開口部に自己整合的にベース層９．エミ
ツタ層１３が形成される。多結晶シリコン膜４，１２は
それぞれベース電極及びエミッタ電極となる。
上述した従来の半導体装置では、酸化シリコン膜３３と
活性領域内のベース電極となる多結晶シリコン膜４はホ
トリソグラフィによる位置合せが必要な為、位置合せ精
度余裕分と加工精度余裕分を見込んで設計しなければな
らず、その為寸法が大きくなるという欠点がある。また
、この寸法が半導体装置毎に異る為、半導体装置特性が
ばらつくという欠点がある。
活性領域内のベース電極となる多結晶シリコン膜４はホ
トリソグラフィによる位置合せが必要な為、位置合せ精
度余裕分と加工精度余裕分を見込んで設計しなければな
らず、その為寸法が大きくなるという欠点がある。また
、この寸法が半導体装置毎に異る為、半導体装置特性が
ばらつくという欠点がある。
本発明の半導体装置は、半導体基板に形成された素子分
離用絶縁膜と、この絶縁膜端から自己整合的に設けられ
た第１導電型電極と、この電極側壁に自己整合的に設け
られた絶縁膜と、この絶縁膜により分離された逆導電型
電極とを有している。
離用絶縁膜と、この絶縁膜端から自己整合的に設けられ
た第１導電型電極と、この電極側壁に自己整合的に設け
られた絶縁膜と、この絶縁膜により分離された逆導電型
電極とを有している。
第１図（ａ）〜（ｇ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
まず、第１図（ａ）に示すように、シリコン基板上に厚
さ約０．３μｍのシリコン窒化膜２を設け、ホトリソグ
ラフィ技術と異方性エツチングを用いてシリコン窒化膜
２とシリコン基板１とを選択除去する。
さ約０．３μｍのシリコン窒化膜２を設け、ホトリソグ
ラフィ技術と異方性エツチングを用いてシリコン窒化膜
２とシリコン基板１とを選択除去する。
次に、第１図（ｂ）に示すように、ホウ素とリンを添加
したシリコン酸化膜（以下ＢＰＳＧ膜と記す）３を約３
μｍの厚さに堆積した後、全面をエツチング処理し、シ
リコン窒化膜２の上のＢＰＳＧ膜３を除去する。この後
、シリコン窒化膜２を除去する。このＢＰＳＧ膜３は、
素子分離領域であり、シリコン基板１の主面に対しほぼ
垂直な側面を有し、かつシリコン基板上の主面より高い
位置の表面を有している。
したシリコン酸化膜（以下ＢＰＳＧ膜と記す）３を約３
μｍの厚さに堆積した後、全面をエツチング処理し、シ
リコン窒化膜２の上のＢＰＳＧ膜３を除去する。この後
、シリコン窒化膜２を除去する。このＢＰＳＧ膜３は、
素子分離領域であり、シリコン基板１の主面に対しほぼ
垂直な側面を有し、かつシリコン基板上の主面より高い
位置の表面を有している。
次に、第１図（ｃ）に示すように、厚さ０．５μｍの多
結晶シリコン膜を堆積し、その上に厚さ０．１μｍのシ
リコン窒化膜５を被着する。この上にホトレジスト６を
塗布し、その膜厚差を利用し、凸部のシリコン窒化膜５
を除去する。
結晶シリコン膜を堆積し、その上に厚さ０．１μｍのシ
リコン窒化膜５を被着する。この上にホトレジスト６を
塗布し、その膜厚差を利用し、凸部のシリコン窒化膜５
を除去する。
次に、第１図（ｄ）に示すように、ホウ素をイオン注入
した後、多結晶シリコン膜４を酸化し、シリコン酸化膜
７．外部ベース層８を形成する。
した後、多結晶シリコン膜４を酸化し、シリコン酸化膜
７．外部ベース層８を形成する。
次に、第１図（ｅ）に示すように、シリコン窒化膜５を
プラズマエツチングあるいは熱リン酸で除去した後、シ
リコン酸化膜７をマスクとして多結晶シリコン膜４をエ
ツチング除去する。このエツチングには、反応性イオン
エツチングで異方性エツチングするのが好適である。
プラズマエツチングあるいは熱リン酸で除去した後、シ
リコン酸化膜７をマスクとして多結晶シリコン膜４をエ
ツチング除去する。このエツチングには、反応性イオン
エツチングで異方性エツチングするのが好適である。
次に、第１図（ｆ）に示すように、シリコンの酸化処理
を施し、シリコン酸化膜ＩＯを形成した後、ホウ素をイ
オン注入し、ベース層９を形成する。
を施し、シリコン酸化膜ＩＯを形成した後、ホウ素をイ
オン注入し、ベース層９を形成する。
次に、シリコン窒化膜１１を０．３μｍの厚さに被着し
た後、異方性エツチングにより段差側壁にシリコン窒化
膜１１を設け、シリコン酸化膜１０もエツチングする。
た後、異方性エツチングにより段差側壁にシリコン窒化
膜１１を設け、シリコン酸化膜１０もエツチングする。
次に、第１図（ｇ）に示すように、多結晶シリコン膜１
２を０．３μｍの厚さに堆積した後、ヒ素をイオン注入
し、アニールしてエミツタ層１３を形成する０次に、多
結晶シリコン膜１２をホトリソグラフィ技術とエツチン
グとを用いて選択除去して多結晶シリコン膜１２のエミ
ッタ電極を形成する。その後、通常の技術を用いて配線
を形成する。
２を０．３μｍの厚さに堆積した後、ヒ素をイオン注入
し、アニールしてエミツタ層１３を形成する０次に、多
結晶シリコン膜１２をホトリソグラフィ技術とエツチン
グとを用いて選択除去して多結晶シリコン膜１２のエミ
ッタ電極を形成する。その後、通常の技術を用いて配線
を形成する。
以上説明したように、本発明は、素子分離領域用絶縁膜
を半導体基板面より高くし、しかもその側面を半導体基
板面に対しほぼ垂直にすることによって一導電型の拡散
層及びその引出し電極を素子分離領域用絶縁膜から自己
整合的に位置決めできる。これによって、素子の微細化
、即ち寄生容量と抵抗の低減が計れ、半導体装置の高速
化が実現できるという効果がある。又、自己整合による
位置合せの為、各半導体装置間の寸法ばらつきも低減で
きるという効果がある。
を半導体基板面より高くし、しかもその側面を半導体基
板面に対しほぼ垂直にすることによって一導電型の拡散
層及びその引出し電極を素子分離領域用絶縁膜から自己
整合的に位置決めできる。これによって、素子の微細化
、即ち寄生容量と抵抗の低減が計れ、半導体装置の高速
化が実現できるという効果がある。又、自己整合による
位置合せの為、各半導体装置間の寸法ばらつきも低減で
きるという効果がある。
第１図（ａ）〜（ｇ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図、第２図は従来の
半導体装置の一例の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
窒化膜、３・・・・・・ＢＰＳＧ膜、４・・・・・・多
結晶シリコン膜、５・・・・・・シリコン窒化膜、６・
・・・・・ホトレジスト、７・・・・・・シリコン酸化
膜、８・・・・・・外部ベース層、９・・・・・・ベー
ス１１０・・・・・・シリコン酸化膜 １１・・・・
・シリコン窒化膜、１２・・・・・・多結晶シリコン膜
、１３・・・・・・エミツタ層。
説明するための工程順に示した断面図、第２図は従来の
半導体装置の一例の断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
窒化膜、３・・・・・・ＢＰＳＧ膜、４・・・・・・多
結晶シリコン膜、５・・・・・・シリコン窒化膜、６・
・・・・・ホトレジスト、７・・・・・・シリコン酸化
膜、８・・・・・・外部ベース層、９・・・・・・ベー
ス１１０・・・・・・シリコン酸化膜 １１・・・・
・シリコン窒化膜、１２・・・・・・多結晶シリコン膜
、１３・・・・・・エミツタ層。
Claims (1)
- 半導体基板と、該半導体基板面に対し異る高さの表面を
有しかつその側面が該半導体基板面に対しほぼ垂直な角
度をなす電気絶縁膜と、該電気絶縁膜端から前記半導体
基板内に自己整合的に位置決めされた拡散層及びその引
出し電極を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16949289A JPH0334328A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16949289A JPH0334328A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334328A true JPH0334328A (ja) | 1991-02-14 |
Family
ID=15887532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16949289A Pending JPH0334328A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747856A (en) * | 1994-11-01 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Vertical channel masked ROM memory cell with epitaxy |
-
1989
- 1989-06-29 JP JP16949289A patent/JPH0334328A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5747856A (en) * | 1994-11-01 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Vertical channel masked ROM memory cell with epitaxy |
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