JPH0235458B2 - - Google Patents
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- JPH0235458B2 JPH0235458B2 JP56091322A JP9132281A JPH0235458B2 JP H0235458 B2 JPH0235458 B2 JP H0235458B2 JP 56091322 A JP56091322 A JP 56091322A JP 9132281 A JP9132281 A JP 9132281A JP H0235458 B2 JPH0235458 B2 JP H0235458B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
本発明はバイポーラ形半導体装置の製造方法に
関し、特にベース電極にエミツタ電極を自己整合
（セルフ・アライン）により形成する製造方法の
改善に関する。
関し、特にベース電極にエミツタ電極を自己整合
（セルフ・アライン）により形成する製造方法の
改善に関する。
1980年、IEDM（International Electron
Device Meeting）で発表されたベース電極にエ
ミツタ電極をセルフ・アラインして形成するバイ
ポーラ形半導体装置は、一層速い高速動作と高集
積化とを可能にするすぐれた構造の半導体装置で
ある。発明者らはこの構造について種々検討した
結果、更に特性が向上し、信頼度の高くなる製造
方法を開発した。
Device Meeting）で発表されたベース電極にエ
ミツタ電極をセルフ・アラインして形成するバイ
ポーラ形半導体装置は、一層速い高速動作と高集
積化とを可能にするすぐれた構造の半導体装置で
ある。発明者らはこの構造について種々検討した
結果、更に特性が向上し、信頼度の高くなる製造
方法を開発した。
先づ、IEDMに発表された構造の製造方法を説
明すると、第１図ないし第４図にその工程順図を
示している。第１図に示すように、Ｎ型半導体基
板１上に素子分離用（フイールド）の酸化シリコ
ン（SiO2）膜２を形成した後、化学気相成長
（CVD）法にてＰ型不純物を含んだ多結晶シリコ
ン層３を堆積し、更にその上に同じくCVD法に
てSiO2膜４を堆積する。次いで第２図に示すよ
うにフオトリソグラフイ技術を用いてSiO2膜４
に内部ベースおよびエミツタ形成用の窓をあけ、
その窓よりサイドエツチングが生ずるエツチング
法にて多結晶シリコン層３をエツチングして、基
板１を露出させる。
明すると、第１図ないし第４図にその工程順図を
示している。第１図に示すように、Ｎ型半導体基
板１上に素子分離用（フイールド）の酸化シリコ
ン（SiO2）膜２を形成した後、化学気相成長
（CVD）法にてＰ型不純物を含んだ多結晶シリコ
ン層３を堆積し、更にその上に同じくCVD法に
てSiO2膜４を堆積する。次いで第２図に示すよ
うにフオトリソグラフイ技術を用いてSiO2膜４
に内部ベースおよびエミツタ形成用の窓をあけ、
その窓よりサイドエツチングが生ずるエツチング
法にて多結晶シリコン層３をエツチングして、基
板１を露出させる。
次いで、第３図に示すように高湿度の酸化雰囲
気中で高温処理して、上記案内の露出した多結晶
シリコン層および基板上にSiO2膜５，５′を形成
する。この時高温処理によつて同時に多結晶シリ
コン層３より基板１にＰ型不純物が拡散して外部
ベース領域６が形成される。次いで第４図に示す
ように表面より方向性のあるエツチング法にて、
窓内のSiO2膜５′をエツチング除去し、上面より
イオン注入して窓内の基板面に内部ベース領域７
およびエミツタ領域８を形成する。
気中で高温処理して、上記案内の露出した多結晶
シリコン層および基板上にSiO2膜５，５′を形成
する。この時高温処理によつて同時に多結晶シリ
コン層３より基板１にＰ型不純物が拡散して外部
ベース領域６が形成される。次いで第４図に示す
ように表面より方向性のあるエツチング法にて、
窓内のSiO2膜５′をエツチング除去し、上面より
イオン注入して窓内の基板面に内部ベース領域７
およびエミツタ領域８を形成する。
上記概略の工程説明から判るように、同一窓か
らベースとエミツタとを形成し、それらの電極も
僅かに数1000〔Å〕のSiO2膜で分離されて、極め
て高密度に半導体素子が形成される構造である
が、製法を検討したところ多結晶シリコン層３上
に堆積し、保護膜として用いるSiO2膜４に問題
があることが判明した。即ち、内部ベースおよび
エミツタ形成用の窓をあけ、高湿高温度処理によ
つてSiO2膜５，５′を形成する際、SiO2膜４と接
した多結晶シリコン層３からその内部に含まれる
硼素（Ｐ型不純物）が偏析係数の差によりSiO2
膜４に吸い取られ、又、多結晶シリコン層３も酸
化されてSiO2となるため、この多結晶シリコン
層３からなるベース電極配線は不純物が少なく、
断面積も小さくなつて高抵抗となる。そのため、
上記高湿高温処理の時間を短かくし、又温度を低
くすれば、窓内のSiO2膜５の膜厚はうすく形成
され、VEBO耐圧が低くなり、甚しいときはベー
ス・エミツタ短絡が起こる。そしてこの両方を満
足する製造方法は非常に難かしく、更には、方向
性あるエツチング方法で、窓内にある基板１上の
SiO2膜５′をエツチング除去すれば、同時にSiO2
膜４もエツチングされて、このSiO2膜もうすく
なりすぎる問題がある。
らベースとエミツタとを形成し、それらの電極も
僅かに数1000〔Å〕のSiO2膜で分離されて、極め
て高密度に半導体素子が形成される構造である
が、製法を検討したところ多結晶シリコン層３上
に堆積し、保護膜として用いるSiO2膜４に問題
があることが判明した。即ち、内部ベースおよび
エミツタ形成用の窓をあけ、高湿高温度処理によ
つてSiO2膜５，５′を形成する際、SiO2膜４と接
した多結晶シリコン層３からその内部に含まれる
硼素（Ｐ型不純物）が偏析係数の差によりSiO2
膜４に吸い取られ、又、多結晶シリコン層３も酸
化されてSiO2となるため、この多結晶シリコン
層３からなるベース電極配線は不純物が少なく、
断面積も小さくなつて高抵抗となる。そのため、
上記高湿高温処理の時間を短かくし、又温度を低
くすれば、窓内のSiO2膜５の膜厚はうすく形成
され、VEBO耐圧が低くなり、甚しいときはベー
ス・エミツタ短絡が起こる。そしてこの両方を満
足する製造方法は非常に難かしく、更には、方向
性あるエツチング方法で、窓内にある基板１上の
SiO2膜５′をエツチング除去すれば、同時にSiO2
膜４もエツチングされて、このSiO2膜もうすく
なりすぎる問題がある。
かかる問題点は本発明により第１の導電型を有
する半導体基板又は層上に選択的にフイールド酸
化膜を形成して素子形成領域を画定し、次いで半
導体基板又は層並びにフイールド酸化膜上に第２
導電型不純物を含む多結晶半導体層と耐酸化性絶
縁膜との積層体を形成し、次いで素子形成領域上
の耐酸化性絶縁膜及び多結晶半導体層に半導体基
板又は層に達する開口を形成し、次いで酸化性雰
囲気中において熱処理を行なつて開口内に表出さ
れた半導体基板又は表面及び開口内側面に表出さ
れれた多結晶半導体層の表面に酸化膜を形成する
とともに、多結晶半導体層中の不純物を半導体基
板又は層中へ拡散導入し、次いで開口内の半導体
基板又は層に第２導電型不純物及び第１導電型不
純物の導入を順次行なう工程を有することを特徴
とする半導体装置の製造方法によつて解決され
る。以下図面を参照して詳細に説明する。
する半導体基板又は層上に選択的にフイールド酸
化膜を形成して素子形成領域を画定し、次いで半
導体基板又は層並びにフイールド酸化膜上に第２
導電型不純物を含む多結晶半導体層と耐酸化性絶
縁膜との積層体を形成し、次いで素子形成領域上
の耐酸化性絶縁膜及び多結晶半導体層に半導体基
板又は層に達する開口を形成し、次いで酸化性雰
囲気中において熱処理を行なつて開口内に表出さ
れた半導体基板又は表面及び開口内側面に表出さ
れれた多結晶半導体層の表面に酸化膜を形成する
とともに、多結晶半導体層中の不純物を半導体基
板又は層中へ拡散導入し、次いで開口内の半導体
基板又は層に第２導電型不純物及び第１導電型不
純物の導入を順次行なう工程を有することを特徴
とする半導体装置の製造方法によつて解決され
る。以下図面を参照して詳細に説明する。
第５図ないし第９図は本発明にかヽる工程順図
を示している。本発明によれば先づ第５図に示す
ようにＮ型半導体基板又は半導体層１上にフール
ドSiO2膜２を選択的に形成した後、かかる半導
体基板又は層１上並びにフイールドSiO2膜２上
のCVD法にて膜厚5000〔Å〕の多結晶シリコン層
３を堆積し、更にその上に同じくCVD法にて膜
厚1000〔Å〕のSi3N4膜１０を堆積する。そして
注入イオンの加速電圧を加減し、Si3N4膜１０を
透過せしめて、硼素（Ｐ型不純物）イオンを多結
晶シリコン層３に注入して、多結晶シリコン層を
Ｐ型化する。このイオン注入は、CVD法にて多
結晶シリコン層３を堆積する際に、同時にＰ型不
純物を導入してもよいが、Si3N4膜堆積後にイオ
ン注入する方法が不純物濃度コントロールが容易
であるため、イオン注入法で形成する方法が好ま
しい。
を示している。本発明によれば先づ第５図に示す
ようにＮ型半導体基板又は半導体層１上にフール
ドSiO2膜２を選択的に形成した後、かかる半導
体基板又は層１上並びにフイールドSiO2膜２上
のCVD法にて膜厚5000〔Å〕の多結晶シリコン層
３を堆積し、更にその上に同じくCVD法にて膜
厚1000〔Å〕のSi3N4膜１０を堆積する。そして
注入イオンの加速電圧を加減し、Si3N4膜１０を
透過せしめて、硼素（Ｐ型不純物）イオンを多結
晶シリコン層３に注入して、多結晶シリコン層を
Ｐ型化する。このイオン注入は、CVD法にて多
結晶シリコン層３を堆積する際に、同時にＰ型不
純物を導入してもよいが、Si3N4膜堆積後にイオ
ン注入する方法が不純物濃度コントロールが容易
であるため、イオン注入法で形成する方法が好ま
しい。
次いで、第６図に示すようにフオトリングラフ
イ技術を用いてSi3N4膜１０並びに多結晶シリコ
ン層３に内部ベースおよびエミツタ形成用窓１１
をあける。
イ技術を用いてSi3N4膜１０並びに多結晶シリコ
ン層３に内部ベースおよびエミツタ形成用窓１１
をあける。
それには四弗化炭素（CF4）をエツチヤントと
するリアクテイブイオンエツチング法を適用し
て、Si3N4膜１０全部と多結晶シリコン層３の膜
厚2500〔Å〕程度のみエツチングする。次いで残
りの多結晶シリコン層の膜厚2500〔Å〕程度を苛
性カリ（KoH）の溶液（液温50〜60〔℃〕）にて
等方性エツチングをおこなつて、図示のようにサ
イドエツチングを生じさせる。
するリアクテイブイオンエツチング法を適用し
て、Si3N4膜１０全部と多結晶シリコン層３の膜
厚2500〔Å〕程度のみエツチングする。次いで残
りの多結晶シリコン層の膜厚2500〔Å〕程度を苛
性カリ（KoH）の溶液（液温50〜60〔℃〕）にて
等方性エツチングをおこなつて、図示のようにサ
イドエツチングを生じさせる。
次いで、第７図に示すように水蒸気中等高湿度
の酸化雰囲気中で、1000〔℃〕の高温度で1.5〜２
時間処理して、窓１１内の露出した多結晶シリコ
ン層３の側面に約5000〔Å〕のSiO2膜１２および
同じく露出した半導体基板又は層１の表面上に同
程度のSiO2膜１２′を形成する。その際、この高
温処理によつて同時に多結晶シリコン層３から硼
素が半導体基板又は層１に拡散し、深さ約１〔μ
ｍ〕のリング状外部ベース領域１３が形成され
る。本発明では、本工程の高温処理条件と前工程
のサイドエツチング量とを加減することにより、
自在にSiO2膜１の膜厚を調節することができ、
又多結晶シリコン層３が変化して高抵抗となるこ
ともなくなるので、前述の問題点は解消される。
の酸化雰囲気中で、1000〔℃〕の高温度で1.5〜２
時間処理して、窓１１内の露出した多結晶シリコ
ン層３の側面に約5000〔Å〕のSiO2膜１２および
同じく露出した半導体基板又は層１の表面上に同
程度のSiO2膜１２′を形成する。その際、この高
温処理によつて同時に多結晶シリコン層３から硼
素が半導体基板又は層１に拡散し、深さ約１〔μ
ｍ〕のリング状外部ベース領域１３が形成され
る。本発明では、本工程の高温処理条件と前工程
のサイドエツチング量とを加減することにより、
自在にSiO2膜１の膜厚を調節することができ、
又多結晶シリコン層３が変化して高抵抗となるこ
ともなくなるので、前述の問題点は解消される。
次いで、第８図に示すようにトリフロロメタン
（CHF8）ガスを用いたリアクテイブイオンエツ
チング法を適用して、窓１１内の基板上のSiO2
膜１２′のみエツチング除去する。多結晶シリコ
ン層３側面のSiO2膜１２はSi3N4膜１０に遮蔽さ
れているので、方向性のあるエツチング法ではエ
ツチングされないで残存する。次いで第９図に示
すように窓１１内に硼素イオンを注入し、熱処理
してＰ型内部ベース領域１４を形成し、次いで燐
イオンを注入し、熱処理してN+型エミツタ領域
１５を形成する。この時、内部ベースのイオン注
入前にポリシリコンを成長させておく事も可能で
ある。そしてこれらイオンの加速電圧を加減する
ことにより電流増幅率hFEを調整するが、その時
窓１１外はSi3N4膜１０にマスクされているので
不純物注入は阻止される。なお、かかるイオン注
入は図示される如くSiO2膜１２′を除去して後行
なう方法に代えてかかるSiO2膜１２′を除去せず
これを通して行なう方法であつてもよい。又、上
記イオン注入に代り熱拡散を行なつても同様に形
成できる。
（CHF8）ガスを用いたリアクテイブイオンエツ
チング法を適用して、窓１１内の基板上のSiO2
膜１２′のみエツチング除去する。多結晶シリコ
ン層３側面のSiO2膜１２はSi3N4膜１０に遮蔽さ
れているので、方向性のあるエツチング法ではエ
ツチングされないで残存する。次いで第９図に示
すように窓１１内に硼素イオンを注入し、熱処理
してＰ型内部ベース領域１４を形成し、次いで燐
イオンを注入し、熱処理してN+型エミツタ領域
１５を形成する。この時、内部ベースのイオン注
入前にポリシリコンを成長させておく事も可能で
ある。そしてこれらイオンの加速電圧を加減する
ことにより電流増幅率hFEを調整するが、その時
窓１１外はSi3N4膜１０にマスクされているので
不純物注入は阻止される。なお、かかるイオン注
入は図示される如くSiO2膜１２′を除去して後行
なう方法に代えてかかるSiO2膜１２′を除去せず
これを通して行なう方法であつてもよい。又、上
記イオン注入に代り熱拡散を行なつても同様に形
成できる。
本構造は窓１１の寸法を２〔μｍ〕角あるいは
それ以上に形成することができて、著しく高密度
となるが、上記実施例で説明したように本発明の
製造方法を適用すれば、SiO2膜１２を充分に厚
く形成することができるためVEBO耐圧は高くな
り、ベース電極の抵抗変化も少なく押えることが
できるから、その信頼性が一段と向上する。
それ以上に形成することができて、著しく高密度
となるが、上記実施例で説明したように本発明の
製造方法を適用すれば、SiO2膜１２を充分に厚
く形成することができるためVEBO耐圧は高くな
り、ベース電極の抵抗変化も少なく押えることが
できるから、その信頼性が一段と向上する。
尚、上記実施例はNpN型半導体装置で説明し
たが、逆導電型の半導体装置にも応用することが
でき、又保護マスクとしてSi3N4膜の他に、若干
の酸素が含有されたSiOXNY膜を用いても、同様
に形成することが可能である。
たが、逆導電型の半導体装置にも応用することが
でき、又保護マスクとしてSi3N4膜の他に、若干
の酸素が含有されたSiOXNY膜を用いても、同様
に形成することが可能である。
第１図ないし第４図は従来の製造方法、第５図
ないし第９図は本発明にかゝる一実施例の製造方
法である。図中、１はＮ型半導体基板、２はフイ
ールドSiO2膜、３は多結晶シリコン層、４は
CVDSiO2膜、５，５′，１２，１２′はSiO2膜、
６，１３は外部ベース領域、７，１４は内部ベー
ス領域、８，１５はエミツタ領域、１０はSi3N4
膜、１１は内部ベースおよびエミツタ形成用窓を
示している。
ないし第９図は本発明にかゝる一実施例の製造方
法である。図中、１はＮ型半導体基板、２はフイ
ールドSiO2膜、３は多結晶シリコン層、４は
CVDSiO2膜、５，５′，１２，１２′はSiO2膜、
６，１３は外部ベース領域、７，１４は内部ベー
ス領域、８，１５はエミツタ領域、１０はSi3N4
膜、１１は内部ベースおよびエミツタ形成用窓を
示している。
Claims (1)
- １ 第１の導電型を有する半導体基板又は層上に
選択的にフイールド酸化膜を形成して素子形成領
域を画定し、次いで半導体基板又は層並びにフイ
ールド酸化膜上に第２導電型不純物を含む多結晶
半導体層と耐酸化性絶縁膜との積層体を形成し、
次いで素子形成領域上の耐酸化性絶縁膜及び多結
晶半導体層に半導体基板又は層に達する開口を形
成し、次いで酸化性雰囲気中において熱処理を行
なつて開口内に表出された半導体基板又は層の表
面及び開口内側面に表出された多結晶半導体層の
表面に酸化膜を形成するとともに、多結晶半導体
層中の不純物を半導体基板又は層中へ拡散導入
し、次いで開口内の半導体基板又は層に第２導電
型不純物及び第１導電型不純物の導入を順次行な
う工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132281A JPS57206071A (en) | 1981-06-12 | 1981-06-12 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9132281A JPS57206071A (en) | 1981-06-12 | 1981-06-12 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57206071A JPS57206071A (en) | 1982-12-17 |
| JPH0235458B2 true JPH0235458B2 (ja) | 1990-08-10 |
Family
ID=14023214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9132281A Granted JPS57206071A (en) | 1981-06-12 | 1981-06-12 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57206071A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183964A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6233457A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS551183A (en) * | 1978-06-06 | 1980-01-07 | Ibm | Method of forming bipolar structure |
-
1981
- 1981-06-12 JP JP9132281A patent/JPS57206071A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS551183A (en) * | 1978-06-06 | 1980-01-07 | Ibm | Method of forming bipolar structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57206071A (en) | 1982-12-17 |
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