JPS5871639A - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
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- JPS5871639A JPS5871639A JP17020481A JP17020481A JPS5871639A JP S5871639 A JPS5871639 A JP S5871639A JP 17020481 A JP17020481 A JP 17020481A JP 17020481 A JP17020481 A JP 17020481A JP S5871639 A JPS5871639 A JP S5871639A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、バイポーラトランジスタを含む半導体集積回
路の形成方法に関するもので、特にバイポーラトランジ
スタの素子間分離領域の形成方法に関するものである。
路の形成方法に関するもので、特にバイポーラトランジ
スタの素子間分離領域の形成方法に関するものである。
バイポーラトランジスタを含んで構成される半導体集積
回路装置においては、各トランジスタの素子間分離領域
の形成には、従来法、のような工程が通例であった。す
なわち、まず第１図ｆａｌに示すようにｐ型基板ウェハ
１の主表面にコレクタの高濃度埋込み拡散層２を形成し
、しかる後同図［ｂ）に示すように所望の濃度よりなる
ｎ型の低濃度不純物層からなるエピタキシャル層３を形
成する。次に素子間分離領域を形成すぺく、ｐ−ｎ分離
では、同図（０）に示すように素子領域４を除く領域即
ち素子間分離領域５にＢイオンを拡散しｎ型の低濃度不
純物層からなるエピタキシャル層３の深さ方向の全部あ
るいは大部分をｐ型頭域に変換するか、又は同図（１１
）に示すように、酸化物分離では、素子間分離領域にＢ
イオンを導入してｐ型層５’ａを形成するとともに、素
子間分離領域の表面を酸化し酸化物分離領域６を形成す
る。ここでは、ｐ型層５ａを形成する代りに、エピタキ
シャル層３の深さ方向の全域を酸化物分離領域６とする
ことも可能である。
回路装置においては、各トランジスタの素子間分離領域
の形成には、従来法、のような工程が通例であった。す
なわち、まず第１図ｆａｌに示すようにｐ型基板ウェハ
１の主表面にコレクタの高濃度埋込み拡散層２を形成し
、しかる後同図［ｂ）に示すように所望の濃度よりなる
ｎ型の低濃度不純物層からなるエピタキシャル層３を形
成する。次に素子間分離領域を形成すぺく、ｐ−ｎ分離
では、同図（０）に示すように素子領域４を除く領域即
ち素子間分離領域５にＢイオンを拡散しｎ型の低濃度不
純物層からなるエピタキシャル層３の深さ方向の全部あ
るいは大部分をｐ型頭域に変換するか、又は同図（１１
）に示すように、酸化物分離では、素子間分離領域にＢ
イオンを導入してｐ型層５’ａを形成するとともに、素
子間分離領域の表面を酸化し酸化物分離領域６を形成す
る。ここでは、ｐ型層５ａを形成する代りに、エピタキ
シャル層３の深さ方向の全域を酸化物分離領域６とする
ことも可能である。
かくして、素子間分離領域の形成が完了するが、この従
来法においては埋込み拡散層の形成にはマスクが必要で
あるうえ、さらに埋込み拡散層の形成後エピタキシャル
層を形成するという工程が不可欠である。従って、必要
なマスク枚数が多くなり工程がはん雑となり、ターンア
ラウンド時間が長くなる。さらに埋込み層は予め決めら
れた回路用のレイアウトバタンとなるため、エピタキシ
ャル層を形成したウェハは他の回路用に流用できない吟
の欠点があった。
来法においては埋込み拡散層の形成にはマスクが必要で
あるうえ、さらに埋込み拡散層の形成後エピタキシャル
層を形成するという工程が不可欠である。従って、必要
なマスク枚数が多くなり工程がはん雑となり、ターンア
ラウンド時間が長くなる。さらに埋込み層は予め決めら
れた回路用のレイアウトバタンとなるため、エピタキシ
ャル層を形成したウェハは他の回路用に流用できない吟
の欠点があった。
また、従来のｐ−ｎ分離では拡散のために高温での長時
間熱処理が必要であり、また酸化物分離では高温長時間
の酸化処理が必要である。このため、埋込み拡散層の不
純物がエピタキシャル層の上方に拡散するため、エピタ
キシャル層の膜厚ヲ一定限度以下に薄くできない。この
ことがトランジスタの高性能化の抑制要因となっている
等の問題があった。
間熱処理が必要であり、また酸化物分離では高温長時間
の酸化処理が必要である。このため、埋込み拡散層の不
純物がエピタキシャル層の上方に拡散するため、エピタ
キシャル層の膜厚ヲ一定限度以下に薄くできない。この
ことがトランジスタの高性能化の抑制要因となっている
等の問題があった。
本発明はこれらの欠点を除去するため、バイポーラトラ
ンジスタのコレクタを形成する高濃度層と低濃度層をエ
ピタキシャル層として形成し、しかる後素間分離領域の
エピタキシャル層を除去して絶縁物によって埋込むこと
によって素子間分離領域を形成するようにした半導体集
積回路の形成方法を提供するものである。
ンジスタのコレクタを形成する高濃度層と低濃度層をエ
ピタキシャル層として形成し、しかる後素間分離領域の
エピタキシャル層を除去して絶縁物によって埋込むこと
によって素子間分離領域を形成するようにした半導体集
積回路の形成方法を提供するものである。
以下本発明の詳細な説明する。
第２図は本発明の実施例であって、バイポーラトランジ
スタの素子間分離領域を形成する工程を示す。ｐ型半導
体基板ｌ（濃度１０１５〜１０” Ｖｍ”）上に素子領
域となるｎ型高濃度不純物層２ｍ（濃度１０ ′９〜１
０” １１５１” 、膜厚１〜３μｍ）と低濃度不純物
層３ａ（濃度１０”〜１０′？１７ｍ” 、膜厚１〜２
ｐｎ ）とよりなる２層エピタキシャル層ｌＯを形成
する（第２図１Ｌ１）。ここで、高濃度不純物層２ａは
、従来の形成法における埋込み拡散層（第１図（５Ｌ１
の２）に対応スる。次に、２層エピタキシャル層１０の
主面上に素子領域を形成すべく所望のバタンを有するエ
ツチング用マスク層７を形成する（第２図（ｂ））。
スタの素子間分離領域を形成する工程を示す。ｐ型半導
体基板ｌ（濃度１０１５〜１０” Ｖｍ”）上に素子領
域となるｎ型高濃度不純物層２ｍ（濃度１０ ′９〜１
０” １１５１” 、膜厚１〜３μｍ）と低濃度不純物
層３ａ（濃度１０”〜１０′？１７ｍ” 、膜厚１〜２
ｐｎ ）とよりなる２層エピタキシャル層ｌＯを形成
する（第２図１Ｌ１）。ここで、高濃度不純物層２ａは
、従来の形成法における埋込み拡散層（第１図（５Ｌ１
の２）に対応スる。次に、２層エピタキシャル層１０の
主面上に素子領域を形成すべく所望のバタンを有するエ
ツチング用マスク層７を形成する（第２図（ｂ））。
このマスク層７の材質と膜厚は後述のエツチング処理に
対する耐エツチング度によって決まり、本実施例での被
エツチング深さく２〜５μｍ）を考慮して金属チタン（
０，５〜ｌｐｍ厚）あるいは金属モリブデン（０５〜１
μｍ厚）が好ましい。もちろん、被エツチング深さが１
〜２μｍ以下ならば、例えばＡＺ １３５０Ｊなどの７
オトレジストを用いることができる。
対する耐エツチング度によって決まり、本実施例での被
エツチング深さく２〜５μｍ）を考慮して金属チタン（
０，５〜ｌｐｍ厚）あるいは金属モリブデン（０５〜１
μｍ厚）が好ましい。もちろん、被エツチング深さが１
〜２μｍ以下ならば、例えばＡＺ １３５０Ｊなどの７
オトレジストを用いることができる。
次に、エツチング処理を行ない分離溝９を形成する（第
２図（０））。この分離溝９の底部は、半導体基板ＩＫ
達することが必要である。このエツチング手段としては
、例えばイオンジャワエツチングが適用できる。この場
合、イオンビーム入射角を３０°〜６０°とし、第２図
＋１１に示す如く、分離溝バタン側壁の傾斜角が底辺近
くで小さくなシ、分離溝９の側壁の上部で大きくなるよ
うにエツチングすることが好ましい。
２図（０））。この分離溝９の底部は、半導体基板ＩＫ
達することが必要である。このエツチング手段としては
、例えばイオンジャワエツチングが適用できる。この場
合、イオンビーム入射角を３０°〜６０°とし、第２図
＋１１に示す如く、分離溝バタン側壁の傾斜角が底辺近
くで小さくなシ、分離溝９の側壁の上部で大きくなるよ
うにエツチングすることが好ましい。
次に、このエピタキシャル層の主面上に第２図＋１１）
に示す如く、マスク層７と分離溝９を覆ってなる絶縁層
８，８ａとして例えばシリコン酸化物をスパッタリング
法によって形成する。この場合、スパッタガスとしてＡ
ｒＫ１−１０％のＨ２ガスを混合することが望ましい。
に示す如く、マスク層７と分離溝９を覆ってなる絶縁層
８，８ａとして例えばシリコン酸化物をスパッタリング
法によって形成する。この場合、スパッタガスとしてＡ
ｒＫ１−１０％のＨ２ガスを混合することが望ましい。
次に１スパツタリング法によって形成された絶縁層８，
８ａについて、上記エツチングによシ形成された傾斜角
の大きい面上の領域が、それ以外の領域に比し機械的に
弱く、また絶縁層８，８ａを例えば緩衝弗酸液に極〈短
時間浸せば、この絶縁層に上記分離溝９の側壁傾斜角が
大きい面に沿って延長せるスパイクが形成される。こう
して、マスク層７を溶去する薬液例えば稀弗酸水溶液（
例えば０．５％水溶液、 ３０℃）を用いた溶去処理を
なせば、所謂リフトオフ法によってマスク層７上の不要
な絶縁層８ａがマスク層７と共に選択的に除去されるこ
とにより、第２図ｆｅ）に示す如く、分離溝９を絶縁層
８により概ね埋め尽してなる素子間分離領域が形成され
る。かくして、２層エピタキシャル層１０の主面上の素
子領域４ａの表面と素子間分離領域８の表面とは概ね平
坦に形成されることに明らかである。
８ａについて、上記エツチングによシ形成された傾斜角
の大きい面上の領域が、それ以外の領域に比し機械的に
弱く、また絶縁層８，８ａを例えば緩衝弗酸液に極〈短
時間浸せば、この絶縁層に上記分離溝９の側壁傾斜角が
大きい面に沿って延長せるスパイクが形成される。こう
して、マスク層７を溶去する薬液例えば稀弗酸水溶液（
例えば０．５％水溶液、 ３０℃）を用いた溶去処理を
なせば、所謂リフトオフ法によってマスク層７上の不要
な絶縁層８ａがマスク層７と共に選択的に除去されるこ
とにより、第２図ｆｅ）に示す如く、分離溝９を絶縁層
８により概ね埋め尽してなる素子間分離領域が形成され
る。かくして、２層エピタキシャル層１０の主面上の素
子領域４ａの表面と素子間分離領域８の表面とは概ね平
坦に形成されることに明らかである。
表面の平坦性をさらに高めるために、第２図ｆｅ）に示
す工程にひき続いて、素子領域４ａの表面を酸化し、こ
の表面酸化膜を素子間分離領域８のシリコン酸化膜表面
と共にエツチング処理により除去することＫより表面の
平坦性が増すことは明らかである。
す工程にひき続いて、素子領域４ａの表面を酸化し、こ
の表面酸化膜を素子間分離領域８のシリコン酸化膜表面
と共にエツチング処理により除去することＫより表面の
平坦性が増すことは明らかである。
このように形成された素子領域４ａ内に公知のバイポー
ラトランジスタ形成技術を用いて、第３図に示す如く、
ベース領域１１、エミ、り領域１２、ベースコンタクト
領域１３、コレクタコンタクト領域１４、層間絶縁膜１
５、ベース電極１６、エミッタ電極１７、コレクタ電極
１８を形成することにより、バイポーラトランジスタが
形成される。
ラトランジスタ形成技術を用いて、第３図に示す如く、
ベース領域１１、エミ、り領域１２、ベースコンタクト
領域１３、コレクタコンタクト領域１４、層間絶縁膜１
５、ベース電極１６、エミッタ電極１７、コレクタ電極
１８を形成することにより、バイポーラトランジスタが
形成される。
上記バイポーラトランジスタにおいて、コレクタ電極と
エミッタ領域との間隙を酸化物分離（ウォールドエミッ
タ構造）とするために、第２図＋１１に示す素子領域４
ａが形成されたのち、上記間隙のみを露出したパタンの
マスク層を形成する第２図＋１１ Ｋｍ対応する工程か
らり７トオフ法を完了す′る第２図＋１１に対応する工
程までを再度くり返すことにより、目的とするウォール
ドエミ、り構造の素子領域が形成されることは容易に理
解できる。但し、この時の被エツチング深さは低濃度不
純物層３ａの膜厚より大きくならないようにすることが
必要である。
エミッタ領域との間隙を酸化物分離（ウォールドエミッ
タ構造）とするために、第２図＋１１に示す素子領域４
ａが形成されたのち、上記間隙のみを露出したパタンの
マスク層を形成する第２図＋１１ Ｋｍ対応する工程か
らり７トオフ法を完了す′る第２図＋１１に対応する工
程までを再度くり返すことにより、目的とするウォール
ドエミ、り構造の素子領域が形成されることは容易に理
解できる。但し、この時の被エツチング深さは低濃度不
純物層３ａの膜厚より大きくならないようにすることが
必要である。
また、さらに、素子間分離特性をより向上せしめるため
、第２図（０）の工程と第２図＋１１）の工程との間に
Ｂイオンを注入する工程を追加することは、本発明の主
旨を逸脱するものではないことはいうまでもない。
、第２図（０）の工程と第２図＋１１）の工程との間に
Ｂイオンを注入する工程を追加することは、本発明の主
旨を逸脱するものではないことはいうまでもない。
以上説明したように、本発明による素子間分離領域の形
成工程を導入することにより、次のような利点がある。
成工程を導入することにより、次のような利点がある。
すなわち、従来の素子形成法における埋込み拡散層の形
成工程が不必要であるため、必要なマスク株数が少なく
なるという利点がある。
成工程が不必要であるため、必要なマスク株数が少なく
なるという利点がある。
さらに、”エピタキシャル層の形成工程では埋込み拡散
のないウェハを使用するため、エピタキシャル層を形成
したウニノ・は特定の回路レイアウトのみに限定して使
用する必要はなく、濃度と膜厚が合致しておれば如何な
る回路レイアウトにも使神できる。上記の理由により、
バイポーラプロセスのターンアラウンド時間が著しく短
縮できるという利点がある。
のないウェハを使用するため、エピタキシャル層を形成
したウニノ・は特定の回路レイアウトのみに限定して使
用する必要はなく、濃度と膜厚が合致しておれば如何な
る回路レイアウトにも使神できる。上記の理由により、
バイポーラプロセスのターンアラウンド時間が著しく短
縮できるという利点がある。
さらにまた、従来の素子間分離に必要であった高温度処
理が不必要であるため、エピタキシャル層の膜厚を薄く
できることからバイポーラトランジスタの性能向上が図
れる等の利点がある。
理が不必要であるため、エピタキシャル層の膜厚を薄く
できることからバイポーラトランジスタの性能向上が図
れる等の利点がある。
第１図は従来の素子間分離領域形成の工程を示す断面図
、第２図は本発明による素子間分離領域形成の工程を示
す断面図、第３図は本発明を用いてバイポーラトランジ
スタを形成する工程を示す断面図である。 １・・・ｐ型半導体基板、 ２・・・埋込み拡散層、
２ａ・・・高濃度不純物層（エピタキシャル層）、３．
３ａ・・・低一度不純物層（エピタキシャル層）、４．
４ａ・・・素子領域、 ５，５ａ・・・ｐ−ｎ分離領
域、６・・・酸化、物分離領域、 ７・・・マスク層
、８ａ・・・絶縁層、 ８・・・絶縁層（素子間分離
領域）、９・・・分離溝、１０・・・２層エピタキシャ
ル層、１１・・・ベース領域、１２・・・エミッタ領域
、１３・・・ベースコンタクト領域、１４・・・コレク
タコンタクト領域、１５・・・層間絶縁膜、 １６・・
・ベース電極、１７・・・エミッタ電極、１８・・・コ
レクタ電極。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 る Ｉ 図 η ２ 閃 第 ２ 聞 第 ３ 図
、第２図は本発明による素子間分離領域形成の工程を示
す断面図、第３図は本発明を用いてバイポーラトランジ
スタを形成する工程を示す断面図である。 １・・・ｐ型半導体基板、 ２・・・埋込み拡散層、
２ａ・・・高濃度不純物層（エピタキシャル層）、３．
３ａ・・・低一度不純物層（エピタキシャル層）、４．
４ａ・・・素子領域、 ５，５ａ・・・ｐ−ｎ分離領
域、６・・・酸化、物分離領域、 ７・・・マスク層
、８ａ・・・絶縁層、 ８・・・絶縁層（素子間分離
領域）、９・・・分離溝、１０・・・２層エピタキシャ
ル層、１１・・・ベース領域、１２・・・エミッタ領域
、１３・・・ベースコンタクト領域、１４・・・コレク
タコンタクト領域、１５・・・層間絶縁膜、 １６・・
・ベース電極、１７・・・エミッタ電極、１８・・・コ
レクタ電極。 特許出願人 日本電信電話公社 代理人 白水常雄 外１名 る Ｉ 図 η ２ 閃 第 ２ 聞 第 ３ 図
Claims (1)
- 半導体基板上に該半導体基板の極性と逆の極性を有する
高濃度不純物層と低濃度不純物とよりなる２層エピタキ
シャル層を形成する工程と、前記２層エピタキシャル層
の上に所望のバタンよりなるマスク層を形成する工程と
、前記マスク層のパタンに相応して前記２層エピタキシ
ャル層を前記半導体基板に達するまで食刻して分離溝を
形成する工程と、前記マスク層と前記分離溝とを覆って
絶縁層を形成する工程と、前記マスク層を除去して不要
の絶縁層をリフトオフする工程とを含むことを特徴とす
る半導体集積回路の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020481A JPS5871639A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17020481A JPS5871639A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5871639A true JPS5871639A (ja) | 1983-04-28 |
Family
ID=15900590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17020481A Pending JPS5871639A (ja) | 1981-10-26 | 1981-10-26 | 半導体集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871639A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189634A (ja) * | 1984-10-08 | 1986-05-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011792A (ja) * | 1973-06-04 | 1975-02-06 |
-
1981
- 1981-10-26 JP JP17020481A patent/JPS5871639A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011792A (ja) * | 1973-06-04 | 1975-02-06 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189634A (ja) * | 1984-10-08 | 1986-05-07 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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