JPH0235465B2 - - Google Patents
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- JPH0235465B2 JPH0235465B2 JP54085151A JP8515179A JPH0235465B2 JP H0235465 B2 JPH0235465 B2 JP H0235465B2 JP 54085151 A JP54085151 A JP 54085151A JP 8515179 A JP8515179 A JP 8515179A JP H0235465 B2 JPH0235465 B2 JP H0235465B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
製造中に発生する結晶欠陥を減少させ、性能、信
頼性の向上に有力な効果を発揮する半導体装置の
製造方法に関する。
製造中に発生する結晶欠陥を減少させ、性能、信
頼性の向上に有力な効果を発揮する半導体装置の
製造方法に関する。
一般に半導体装置のシリコン基板表面（Ｐ型）
に二酸化シリコンを被着し、さらにその上にシリ
コン窒化膜を被着し、このシリコン窒化膜をパタ
ーニングした後、熱酸化してシリコン酸化膜を選
択的に形成し、該シリコン酸化膜によつて素子間
を電気的に分離、絶縁する方法の半導体装置にお
いては、前記シリコン酸化膜下面でのチヤネリン
グによつて素子間絶縁が不良となるのを防ぐた
め、前記シリコン酸化膜被着前に、その被着すべ
き部分の下面に、たとえばボロンの様なＰ型不純
物領域を形成しておき、然る後に熱酸化によつて
シリコン酸化膜を被着している。この一般的な製
法を用いた場合、従来は前記Ｐ型不純物として表
面濃度1020atoms／cm3程度のボロンとなるからこ
のボロンによつて結晶構造が乱されているシリコ
ン面に厚い（たとえば1μｍ）シリコン酸化膜を
形成するために、この部分に高濃度の積層欠陥が
発生し、半導体装置の特性上重大な悪影響を与え
る。
に二酸化シリコンを被着し、さらにその上にシリ
コン窒化膜を被着し、このシリコン窒化膜をパタ
ーニングした後、熱酸化してシリコン酸化膜を選
択的に形成し、該シリコン酸化膜によつて素子間
を電気的に分離、絶縁する方法の半導体装置にお
いては、前記シリコン酸化膜下面でのチヤネリン
グによつて素子間絶縁が不良となるのを防ぐた
め、前記シリコン酸化膜被着前に、その被着すべ
き部分の下面に、たとえばボロンの様なＰ型不純
物領域を形成しておき、然る後に熱酸化によつて
シリコン酸化膜を被着している。この一般的な製
法を用いた場合、従来は前記Ｐ型不純物として表
面濃度1020atoms／cm3程度のボロンとなるからこ
のボロンによつて結晶構造が乱されているシリコ
ン面に厚い（たとえば1μｍ）シリコン酸化膜を
形成するために、この部分に高濃度の積層欠陥が
発生し、半導体装置の特性上重大な悪影響を与え
る。
又、前記シリコン酸化膜形成領域と非形成領域
の境界部分ではSi、SiO2、Si3N4各々の熱膨張係
数の差などによるストレスのため、極めて濃度の
高い転位ループが基板シリコンに発生する。この
転位ループはバイポーラ型集積回路などにおいて
は、内部トランジスタのコレクタ−エミツタ間の
電気的にリークを引きおこし、集積回路の信頼
性、品質の低下をもたらすという欠点があつた。
の境界部分ではSi、SiO2、Si3N4各々の熱膨張係
数の差などによるストレスのため、極めて濃度の
高い転位ループが基板シリコンに発生する。この
転位ループはバイポーラ型集積回路などにおいて
は、内部トランジスタのコレクタ−エミツタ間の
電気的にリークを引きおこし、集積回路の信頼
性、品質の低下をもたらすという欠点があつた。
本発明は上記欠点を除き、半導体基板に製造中
特に選択酸化する時に発生する結晶欠陥を防止
し、特性の優れた半導体装置の製造方法を提供す
るものである。
特に選択酸化する時に発生する結晶欠陥を防止
し、特性の優れた半導体装置の製造方法を提供す
るものである。
本発明によればパターニングされたシリコン窒
化膜をマスクとして選択酸化を行ない、1μｍ程
度の厚いシリコン酸化膜を形成しても、結晶欠陥
が発生せずに高信頼性の半導体装置を得ることが
できる。
化膜をマスクとして選択酸化を行ない、1μｍ程
度の厚いシリコン酸化膜を形成しても、結晶欠陥
が発生せずに高信頼性の半導体装置を得ることが
できる。
すなわち、本発明はバイポーラ型素子と該バイ
ポーラ型素子を他の素子と絶縁分離するチヤネル
ストツパーとを含む半導体装置の製造方法におい
て、 一導電型のシリコン半導体基板表面の所定領域
にイオン注入法を用いてバイポーラ型素子が形成
される逆導電型の不純物領域を形成する工程と、 該逆導電型の不純物領域表面をふくむ一導電型
のシリコン半導体基板全面に第１の二酸化シリコ
ン膜を形成する工程と、 該第１の二酸化シリコン膜上に1300Å以下の膜
厚を有するシリコン窒化膜を設ける工程と、 該シリコン窒化膜上にパターニングされたフオ
トレジスト膜を形成する工程と、 該フオトレジスト膜をマスクとして前記シリコ
ン窒化膜を選択的にエツチング除去し、前記逆導
電型の不純物領域内の所定領域上にのみシリコン
窒化膜を残す工程と、 前記フオトレジスト膜マスクとし、前記第１の
二酸化シリコン膜のみを通して前記半導体基板全
面に一導電型の不純物をイオン注入し、これによ
り前記逆導電型の不純物領域間の前記シリコン半
導体基板表面に前記逆導電型の不純物領域に対し
て自己整合的に形成された一導電型のチヤネルス
トツパーを設けると共に、前記逆導電型の不純物
領域内にあつて前記ホトレジスト膜でおおわれて
いない領域に該領域の逆導電型を失うことなく前
記一導電型の不純物を導入する工程と、 前記シリコン窒化膜をマスクとして熱酸化法に
より前記チヤネルストツパー上及び前記一導電型
の不純物が選択的に導入された前記逆導電型の不
純物領域の一部にまたがつて第２の二酸化シリコ
ン膜を形成すると同時に、前記逆導電型の不純物
領域内にあつて前記一導電型の不純物が選択的に
導入された領域に、前記第２の二酸化シリコン膜
と離隔し、前記バイポーラ型素子のエミツタ接合
及びコレクタ接合が共にその一側面に終端する第
３の二酸化シリコン膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法である。
ポーラ型素子を他の素子と絶縁分離するチヤネル
ストツパーとを含む半導体装置の製造方法におい
て、 一導電型のシリコン半導体基板表面の所定領域
にイオン注入法を用いてバイポーラ型素子が形成
される逆導電型の不純物領域を形成する工程と、 該逆導電型の不純物領域表面をふくむ一導電型
のシリコン半導体基板全面に第１の二酸化シリコ
ン膜を形成する工程と、 該第１の二酸化シリコン膜上に1300Å以下の膜
厚を有するシリコン窒化膜を設ける工程と、 該シリコン窒化膜上にパターニングされたフオ
トレジスト膜を形成する工程と、 該フオトレジスト膜をマスクとして前記シリコ
ン窒化膜を選択的にエツチング除去し、前記逆導
電型の不純物領域内の所定領域上にのみシリコン
窒化膜を残す工程と、 前記フオトレジスト膜マスクとし、前記第１の
二酸化シリコン膜のみを通して前記半導体基板全
面に一導電型の不純物をイオン注入し、これによ
り前記逆導電型の不純物領域間の前記シリコン半
導体基板表面に前記逆導電型の不純物領域に対し
て自己整合的に形成された一導電型のチヤネルス
トツパーを設けると共に、前記逆導電型の不純物
領域内にあつて前記ホトレジスト膜でおおわれて
いない領域に該領域の逆導電型を失うことなく前
記一導電型の不純物を導入する工程と、 前記シリコン窒化膜をマスクとして熱酸化法に
より前記チヤネルストツパー上及び前記一導電型
の不純物が選択的に導入された前記逆導電型の不
純物領域の一部にまたがつて第２の二酸化シリコ
ン膜を形成すると同時に、前記逆導電型の不純物
領域内にあつて前記一導電型の不純物が選択的に
導入された領域に、前記第２の二酸化シリコン膜
と離隔し、前記バイポーラ型素子のエミツタ接合
及びコレクタ接合が共にその一側面に終端する第
３の二酸化シリコン膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法である。
次に本発明を実施例により説明する。第１図〜
第４図は本発明をバイポーラ型集積回路の製造に
適用した例を示す。先ず、第１図に示すようにＰ
型シリコン基板２の上にSiO2膜１を形成し、こ
れを通常のフオトエツチング技術でパターニング
し、然る後に全面にリンなどのｎ型不純物を
100keV、４×1013cm-2程度でイオン注入し、ｎ
型井戸３を形成する（第１図）。次にSiO2膜１を
HF溶液などにより全面除去し、再び熱酸化によ
り全面に500Å程度のSiO2膜４を形成する。さら
にCVD法によりSi3N4膜５を全面に形成する。さ
らにこのSi3N4膜５上に通常のPR技術により、
パターニングされたフオトレジスト膜６を形成す
る。さらにプラズマエツチング法などによりフオ
トレジスト膜６をマスクとしてSi3N4膜５を選択
的にエツチングする。次にチヤンネルストツプ用
Ｐ型不純物としてボロンを２×1013cm-2、
100keV程度でイオン注入し、チヤネルストツパ
ー７を形成する。この状態を第２図に示す。次に
フオトレジスト膜６を除去し、熱酸化により1μ
ｍ程度の厚いSiO2膜８を選択的に形成する。こ
の状態を第３図に示す。この時、チヤネルストツ
パ用ボロン７′の表面濃度は1018atoms／cm3以下
になる。この時点でボロン濃度が1018atoms／cm3
以下であれば、シリコン窒化膜の膜厚にかかわら
ずSiO2膜８形成時に発生する高濃度転位、積層
欠陥が発生しない。
第４図は本発明をバイポーラ型集積回路の製造に
適用した例を示す。先ず、第１図に示すようにＰ
型シリコン基板２の上にSiO2膜１を形成し、こ
れを通常のフオトエツチング技術でパターニング
し、然る後に全面にリンなどのｎ型不純物を
100keV、４×1013cm-2程度でイオン注入し、ｎ
型井戸３を形成する（第１図）。次にSiO2膜１を
HF溶液などにより全面除去し、再び熱酸化によ
り全面に500Å程度のSiO2膜４を形成する。さら
にCVD法によりSi3N4膜５を全面に形成する。さ
らにこのSi3N4膜５上に通常のPR技術により、
パターニングされたフオトレジスト膜６を形成す
る。さらにプラズマエツチング法などによりフオ
トレジスト膜６をマスクとしてSi3N4膜５を選択
的にエツチングする。次にチヤンネルストツプ用
Ｐ型不純物としてボロンを２×1013cm-2、
100keV程度でイオン注入し、チヤネルストツパ
ー７を形成する。この状態を第２図に示す。次に
フオトレジスト膜６を除去し、熱酸化により1μ
ｍ程度の厚いSiO2膜８を選択的に形成する。こ
の状態を第３図に示す。この時、チヤネルストツ
パ用ボロン７′の表面濃度は1018atoms／cm3以下
になる。この時点でボロン濃度が1018atoms／cm3
以下であれば、シリコン窒化膜の膜厚にかかわら
ずSiO2膜８形成時に発生する高濃度転位、積層
欠陥が発生しない。
この処理の後、通常の拡散、PR等の処理を行
ない、ベース領域９、エミツタ領域１０、コレク
タ電極引出部１１を形成すれば、npn型素子トラ
ンジスタが完成する。これを第４図に示す。
ない、ベース領域９、エミツタ領域１０、コレク
タ電極引出部１１を形成すれば、npn型素子トラ
ンジスタが完成する。これを第４図に示す。
上記実施例はボロン濃度を1018atoms／cm3以下
にした場合について説明したが、上記実施例で
Si3N4膜５の厚さを1300Å以下にすることによ
り、ボロン濃度と無関係に高濃度転位の発生を防
止できる。
にした場合について説明したが、上記実施例で
Si3N4膜５の厚さを1300Å以下にすることによ
り、ボロン濃度と無関係に高濃度転位の発生を防
止できる。
また、以上は選択酸化によつて素子絶縁を行な
う場合の製法について述べたが、その他のSiO2
−Si3N4膜断面構造を持つ製法についても同様に
実施できることは明らかである。
う場合の製法について述べたが、その他のSiO2
−Si3N4膜断面構造を持つ製法についても同様に
実施できることは明らかである。
以上設明した様に本発明によれば選択酸化構造
の結晶欠陥を減らすことができ、この処理後、通
常の拡散、PR・メタライズ等を行なうことによ
り結晶欠陥の少ない半導体装置を得ることができ
る。
の結晶欠陥を減らすことができ、この処理後、通
常の拡散、PR・メタライズ等を行なうことによ
り結晶欠陥の少ない半導体装置を得ることができ
る。
第１図乃至第４図は本発明の一実施例を製造工
程順に示した断面図である。 尚、図において、１はパターニングされた二酸
化シリコン膜、２はシリコン半導体基板（Ｐ型）、
３はｎ型不純物領域、４は二酸化シリコン膜（約
500Å）、５はパターニングされたシリコン窒化
膜、６はフオトレジスト膜、７はチヤンネルスト
ツプ用Ｐ型不純物領域、８はシリコン酸化膜（約
1μｍ）、９はＰ型不純物領域（ベース領域）、１
０はｎ型不純物領域（エミツタ領域）、１１はｎ
型不純物領域（コレクタ領域）である。
程順に示した断面図である。 尚、図において、１はパターニングされた二酸
化シリコン膜、２はシリコン半導体基板（Ｐ型）、
３はｎ型不純物領域、４は二酸化シリコン膜（約
500Å）、５はパターニングされたシリコン窒化
膜、６はフオトレジスト膜、７はチヤンネルスト
ツプ用Ｐ型不純物領域、８はシリコン酸化膜（約
1μｍ）、９はＰ型不純物領域（ベース領域）、１
０はｎ型不純物領域（エミツタ領域）、１１はｎ
型不純物領域（コレクタ領域）である。
Claims (1)
- 【特許請求の範囲】 １ バイポーラ型素子と該バイポーラ型素子を他
の素子と絶縁分離するチヤネルストツパーとを含
む半導体装置の製造方法において、 一導電型のシリコン半導体基板表面の所定領域
にイオン注入法を用いてバイポーラ型素子が形成
される逆導電型の不純物領域を形成する工程と、 該逆導電型の不純物領域表面をふくむ一導電型
のシリコン半導体基板全面に第１の二酸化シリコ
ン膜を形成する工程と、 該第１の二酸化シリコン膜上に1300Å以下の膜
厚を有するシリコン窒化膜を設ける工程と、 該シリコン窒化膜上にパターニングされたフオ
トレジスト膜を形成する工程と、 該フオトレジスト膜をマスクとして前記シリコ
ン窒化膜を選択的にエツチング除去し、前記逆導
電型の不純物領域内の所定領域上にのみシリコン
窒化膜を残す工程と、 前記フオトレジスト膜をマスクとし、前記第１
の二酸化シリコン膜のみを通して前記半導体基板
全面に一導電型の不純物をイオン注入し、これに
より前記逆導電型の不純物領域間の前記シリコン
半導体基板表面に前記逆導電型の不純物領域に対
して自己整合的に形成された一導電型のチヤネル
ストツパーを設けると共に、前記逆導電型の不純
物領域内にあつて前記ホトレジスト膜でおおわれ
ていない領域に該領域の逆導電型を失うことなく
前記一導電型の不純物を導入する工程と、 前記シリコン窒化膜をマスクとして熱酸化法に
より前記チヤネルストツパー上及び前記一導電型
の不純物が選択的に導入された前記逆導電型の不
純物領域の一部にまたがつて第２の二酸化シリコ
ン膜を形成すると同時に、前記逆導電型の不純物
領域内にあつて前記一導電型の不純物が選択的に
導入された領域に、前記第２の二酸化シリコン膜
と離隔し、前記バイポーラ型素子のエミツタ接合
及びコレクタ接合が共にその一側面に終端する第
３の二酸化シリコン膜を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8515179A JPS568827A (en) | 1979-07-04 | 1979-07-04 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8515179A JPS568827A (en) | 1979-07-04 | 1979-07-04 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS568827A JPS568827A (en) | 1981-01-29 |
| JPH0235465B2 true JPH0235465B2 (ja) | 1990-08-10 |
Family
ID=13850656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8515179A Granted JPS568827A (en) | 1979-07-04 | 1979-07-04 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS568827A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6530511B2 (en) | 2001-02-13 | 2003-03-11 | Medallion Technology, Llc | Wire feed mechanism and method used for fabricating electrical connectors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444870A (en) * | 1977-09-16 | 1979-04-09 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5458381A (en) * | 1977-10-19 | 1979-05-11 | Seiko Epson Corp | Manufacture for semiconductor device |
| JPS5479571A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Bipolar transistor |
-
1979
- 1979-07-04 JP JP8515179A patent/JPS568827A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444870A (en) * | 1977-09-16 | 1979-04-09 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5458381A (en) * | 1977-10-19 | 1979-05-11 | Seiko Epson Corp | Manufacture for semiconductor device |
| JPS5479571A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS568827A (en) | 1981-01-29 |
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