JPH0883805A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0883805A JPH0883805A JP6217351A JP21735194A JPH0883805A JP H0883805 A JPH0883805 A JP H0883805A JP 6217351 A JP6217351 A JP 6217351A JP 21735194 A JP21735194 A JP 21735194A JP H0883805 A JPH0883805 A JP H0883805A
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
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-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
Abstract
(57)【要約】
【目的】 本発明は接合特性劣化を抑制し得る半導体装
置及びその製造方法を提供することを目的とする。 【構成】 シリコン酸化膜６上には、開口１０１内にせ
り出すように、Ｐ型のベース電極用の多結晶シリコン７
が形成されている。開口１０１内のシリコンコレクタ層
３上に、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０、Ｐ+
型単結晶Ｓｉ0.9Ｇｅ0.1層１１及びＮ+型単結晶エミッ
タ１６が形成されている。単結晶Ｓｉ0.9Ｇｅ0.1層１０
と単結晶Ｓｉ0.9Ｇｅ0.1層１１は、多結晶シリコン７の
下方に位置する部分の厚さが、他の部分の厚さよりも薄
い断面台形状に形成されている。Ｐ+型単結晶シリコン
層１２は、多結晶シリコン７の下方に位置する部分の厚
さが、他の部分の厚さよりも厚く形成されており、多結
晶膜１３を介して多結晶シリコン７に接触している。
置及びその製造方法を提供することを目的とする。 【構成】 シリコン酸化膜６上には、開口１０１内にせ
り出すように、Ｐ型のベース電極用の多結晶シリコン７
が形成されている。開口１０１内のシリコンコレクタ層
３上に、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０、Ｐ+
型単結晶Ｓｉ0.9Ｇｅ0.1層１１及びＮ+型単結晶エミッ
タ１６が形成されている。単結晶Ｓｉ0.9Ｇｅ0.1層１０
と単結晶Ｓｉ0.9Ｇｅ0.1層１１は、多結晶シリコン７の
下方に位置する部分の厚さが、他の部分の厚さよりも薄
い断面台形状に形成されている。Ｐ+型単結晶シリコン
層１２は、多結晶シリコン７の下方に位置する部分の厚
さが、他の部分の厚さよりも厚く形成されており、多結
晶膜１３を介して多結晶シリコン７に接触している。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特にバイポーラトランジスタである半導体
装置及びその製造方法に関する。
方法に係り、特にバイポーラトランジスタである半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、バイポーラトランジスタを高
速にするために種々の方法が提案されているが、そのう
ちベースを薄くすることにより高速化を実現した半導体
装置及びその製造方法が知られている（例えば、特開平
４−３３０７３０号公報）。
速にするために種々の方法が提案されているが、そのう
ちベースを薄くすることにより高速化を実現した半導体
装置及びその製造方法が知られている（例えば、特開平
４−３３０７３０号公報）。
【０００３】図６はこの従来の半導体装置の一例の断面
図を示す。同図において、比抵抗１０〜１５Ω・ｃｍの
Ｐ型単結晶シリコン基板１に、ひ素を不純物とする高濃
度のＮ＋型コレクタ埋め込み領域２が選択的に形成さ
れ、更に全面に５×１０１５ｃｍ−３の不純物、及び
１．０μｍの厚さでＮ−型単結晶エピタキシャル層がシ
リコンコレクタ層３として形成されている。シリコンコ
レクタ層３は、周知の選択酸化により基板１に達する酸
化膜４によって複数の島領域に分離されている。図６で
は、埋め込み領域２に対応する島領域のみを示してい
る。
図を示す。同図において、比抵抗１０〜１５Ω・ｃｍの
Ｐ型単結晶シリコン基板１に、ひ素を不純物とする高濃
度のＮ＋型コレクタ埋め込み領域２が選択的に形成さ
れ、更に全面に５×１０１５ｃｍ−３の不純物、及び
１．０μｍの厚さでＮ−型単結晶エピタキシャル層がシ
リコンコレクタ層３として形成されている。シリコンコ
レクタ層３は、周知の選択酸化により基板１に達する酸
化膜４によって複数の島領域に分離されている。図６で
は、埋め込み領域２に対応する島領域のみを示してい
る。
【０００４】この島領域のＮ−型単結晶シリコンコレク
タ層３は、埋め込み領域２に達する酸化膜４によって２
つの部分に分離され、図中、左側の部分はコレクタ領域
として作用し、右側の部分はＮ＋型コレクタ引き出し領
域５としてその後のリン拡散によって高濃度化されてい
る。以上によりシリコン基体１００が構成される。
タ層３は、埋め込み領域２に達する酸化膜４によって２
つの部分に分離され、図中、左側の部分はコレクタ領域
として作用し、右側の部分はＮ＋型コレクタ引き出し領
域５としてその後のリン拡散によって高濃度化されてい
る。以上によりシリコン基体１００が構成される。
【０００５】このシリコン基体１００の表面は、シリコ
ン酸化膜６で覆われている。シリコン酸化膜６には、コ
レクタ領域を構成するシリコンコレクタ層３の一部を露
出し、ベース形成のための開口１０１と、コレクタ引き
出し領域５を露出する開口１０２とが形成されている。
また、シリコン酸化膜６上には、Ｐ型の多結晶シリコン
層７が選択的に形成されている。このＰ型の多結晶シリ
コン層７は、開口１０１のエッジから開口内に水平方向
にせり出している。そのせり出し部分の下面からコレク
タ領域を構成するシリコンコレクタ層３に向かってＰ型
の多結晶シリコン層２０が形成されている。一方、シリ
コンコレクタ層３の露出した部分には、エピタキシャル
成長による単結晶シリコンによりＰ型ベース領域１９が
形成されている。これら多結晶シリコン層２０とＰ型ベ
ース領域１９とは互いに接触している。
ン酸化膜６で覆われている。シリコン酸化膜６には、コ
レクタ領域を構成するシリコンコレクタ層３の一部を露
出し、ベース形成のための開口１０１と、コレクタ引き
出し領域５を露出する開口１０２とが形成されている。
また、シリコン酸化膜６上には、Ｐ型の多結晶シリコン
層７が選択的に形成されている。このＰ型の多結晶シリ
コン層７は、開口１０１のエッジから開口内に水平方向
にせり出している。そのせり出し部分の下面からコレク
タ領域を構成するシリコンコレクタ層３に向かってＰ型
の多結晶シリコン層２０が形成されている。一方、シリ
コンコレクタ層３の露出した部分には、エピタキシャル
成長による単結晶シリコンによりＰ型ベース領域１９が
形成されている。これら多結晶シリコン層２０とＰ型ベ
ース領域１９とは互いに接触している。
【０００６】開口１０２側には、Ｎ型多結晶シリコン層
８が形成され、コレクタ引き出し領域５と接触してい
る。シリコン窒化膜９及びシリコン酸化膜１４によっ
て、エミッタ形成部を除いてベース領域１９及び多結晶
シリコン層７及び２０がそれぞれ覆われている。ベース
領域１９の露出部分には、単結晶シリコンによるＮ型エ
ミッタ領域１６が形成されている。アルミニウム系のエ
ミッタ電極１７ｂ、ベース電極１７ａ及びコレクタ電極
１７ｃは、それぞれエミッタ領域１６、多結晶シリコン
層７及び及び８にそれぞれ接触している。
８が形成され、コレクタ引き出し領域５と接触してい
る。シリコン窒化膜９及びシリコン酸化膜１４によっ
て、エミッタ形成部を除いてベース領域１９及び多結晶
シリコン層７及び２０がそれぞれ覆われている。ベース
領域１９の露出部分には、単結晶シリコンによるＮ型エ
ミッタ領域１６が形成されている。アルミニウム系のエ
ミッタ電極１７ｂ、ベース電極１７ａ及びコレクタ電極
１７ｃは、それぞれエミッタ領域１６、多結晶シリコン
層７及び及び８にそれぞれ接触している。
【０００７】かかる構造によれば、ベース領域１９は、
エピタキシャル成長により、シリコン酸化膜６の厚さで
制御されて薄く形成され、更にエミッタ領域１６は自己
整合的に形成されるので、ベース領域１９の平面的サイ
ズを小さくでき、その結果、高速なバイポーラトランジ
スタを実現できる。
エピタキシャル成長により、シリコン酸化膜６の厚さで
制御されて薄く形成され、更にエミッタ領域１６は自己
整合的に形成されるので、ベース領域１９の平面的サイ
ズを小さくでき、その結果、高速なバイポーラトランジ
スタを実現できる。
【０００８】次に、従来の半導体装置の製造方法の一例
について図７と共に説明する。図７は上記の従来の半導
体装置の選択エピタキシャル成長によるベース形成工程
であり、図６と同一構成部分には同一符号を付してあ
る。
について図７と共に説明する。図７は上記の従来の半導
体装置の選択エピタキシャル成長によるベース形成工程
であり、図６と同一構成部分には同一符号を付してあ
る。
【０００９】まず、図７（Ａ）に示すように、庇状に開
口１０１が形成される。この構造を形成する工程につい
ての詳細は実施例で説明する。次に、ガスソース分子線
エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、ＵＨＶ／ＣＶＤ（Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰＣＶＤ法などを用
いて、図７（Ｂ）に示すように、庇状の開口１０１内に
平坦な選択エピタキシャル層のベース領域１９を形成す
る。この時、Ｐ型のベース電極用多結晶シリコン層７の
下面に、Ｐ型の多結晶シリコン層２０も成長する。続い
て、図７（Ｃ）に示すように、ベース領域１９と多結晶
シリコン層２０とが接触するまで成長が続けられる。
口１０１が形成される。この構造を形成する工程につい
ての詳細は実施例で説明する。次に、ガスソース分子線
エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、ＵＨＶ／ＣＶＤ（Ｕｌｔｒａ
Ｈｉｇｈ Ｖａｃｕｕｍ／Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＬＰＣＶＤ法などを用
いて、図７（Ｂ）に示すように、庇状の開口１０１内に
平坦な選択エピタキシャル層のベース領域１９を形成す
る。この時、Ｐ型のベース電極用多結晶シリコン層７の
下面に、Ｐ型の多結晶シリコン層２０も成長する。続い
て、図７（Ｃ）に示すように、ベース領域１９と多結晶
シリコン層２０とが接触するまで成長が続けられる。
【００１０】なお、ベース走行時間を短縮させるベース
プロファイルとしては、ベース層をアンドープトＳｉＧ
ｅ／Ｐ＋ グレーデッドＳｉＧｅ／Ｐ＋（又はＰ−）Ｓ
ｉの順に形成させることが知られている（佐藤文彦他：
ＩＥＤＭ（ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） １９９２，
ｐｐ．３９７−４００）。
プロファイルとしては、ベース層をアンドープトＳｉＧ
ｅ／Ｐ＋ グレーデッドＳｉＧｅ／Ｐ＋（又はＰ−）Ｓ
ｉの順に形成させることが知られている（佐藤文彦他：
ＩＥＤＭ（ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ） １９９２，
ｐｐ．３９７−４００）。
【００１１】
【発明が解決しようとする課題】しかるに、上記の従来
の半導体装置は、ベース領域１９形成後の熱処理によっ
て欠陥が発生し、コレクタ・ベース間に接合リーク電流
が発生するという問題がある。すなわち、上記の従来の
半導体装置では、コレクタ領域である単結晶シリコンコ
レクタ層３の上にあるシリコン酸化膜６が、選択成長さ
れた単結晶シリコンベース領域１９と側面でお互いに接
している。
の半導体装置は、ベース領域１９形成後の熱処理によっ
て欠陥が発生し、コレクタ・ベース間に接合リーク電流
が発生するという問題がある。すなわち、上記の従来の
半導体装置では、コレクタ領域である単結晶シリコンコ
レクタ層３の上にあるシリコン酸化膜６が、選択成長さ
れた単結晶シリコンベース領域１９と側面でお互いに接
している。
【００１２】この領域では３種類の異種材料、すなわ
ち、シリコン酸化膜６のＳｉＯ２ （Ｓｉ３Ｎ４又はこ
れとＳｉＯ２との複合膜でもよい）と、単結晶シリコン
コレクタ層３のシリコン（Ｓｉ）と、ベース領域１９の
ＳｉＧｅとがそれぞれ接している。すると、ＳｉとＳｉ
Ｇｅの２種の格子定数並びにＳｉＯ２、Ｓｉ及びＳｉＧ
ｅの３種類の材料の熱膨張係数が各々異なるため、ベー
ス領域１９形成後Ｎ+型単結晶エミッタ１６を形成する
ためのエミッタ押し込みの熱処理によって、３種類の材
料の境界面の歪みが臨界値を越え、転移欠陥が発生し、
コレクタ・ベース間に接合リーク電流が発生する。
ち、シリコン酸化膜６のＳｉＯ２ （Ｓｉ３Ｎ４又はこ
れとＳｉＯ２との複合膜でもよい）と、単結晶シリコン
コレクタ層３のシリコン（Ｓｉ）と、ベース領域１９の
ＳｉＧｅとがそれぞれ接している。すると、ＳｉとＳｉ
Ｇｅの２種の格子定数並びにＳｉＯ２、Ｓｉ及びＳｉＧ
ｅの３種類の材料の熱膨張係数が各々異なるため、ベー
ス領域１９形成後Ｎ+型単結晶エミッタ１６を形成する
ためのエミッタ押し込みの熱処理によって、３種類の材
料の境界面の歪みが臨界値を越え、転移欠陥が発生し、
コレクタ・ベース間に接合リーク電流が発生する。
【００１３】本発明は上記の点に鑑みなされたもので、
接合特性劣化を抑制し得る半導体装置及びその製造方法
を提供することを目的とする。
接合特性劣化を抑制し得る半導体装置及びその製造方法
を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、第１の導電型の単結晶半導
体層上に形成された第１の絶縁膜に選択的に開口が形成
され、第２の導電型の第１の多結晶半導体膜が第１の絶
縁膜上で、かつ、開口の全周囲から第１の絶縁膜の厚さ
よりも長い寸法で前記開口の上方へ水平方向に伸びたせ
り出し部分を有するように設けられ、第１の多結晶半導
体膜の表面及び側面に第２の絶縁膜が形成され、開口内
の前記単結晶半導体層上には、それぞれ第１の多結晶半
導体膜の下方位置では開口の端に近付くに従って厚さが
薄くなる形状の第１の単結晶半導体膜と第２の導電型の
第２の単結晶半導体膜とが順次に積層されると共に、第
２の単結晶半導体膜上には第１の多結晶半導体膜の下方
位置では開口の端に近付くに従って厚さが厚くなる形状
の第３の単結晶半導体膜が形成され、第１の多結晶半導
体膜のせり出し部分の下面から開口内へ第２の導電型の
第２の多結晶半導体膜が設けられ、第３の単結晶半導体
膜と第２の多結晶半導体膜とは第１の絶縁膜の開口段差
の途中で互いに接続されており、開口内において第２の
多結晶半導体膜の側面と第３の単結晶半導体膜の一部と
第２の絶縁膜の表面に形成された第３の絶縁膜を介して
第１の導電型の第３の多結晶半導体膜が形成されると共
に、第３の多結晶半導体膜と第２の単結晶半導体膜との
間に第４の単結晶半導体膜が形成されている構造とした
ものである。
め、本発明の半導体装置は、第１の導電型の単結晶半導
体層上に形成された第１の絶縁膜に選択的に開口が形成
され、第２の導電型の第１の多結晶半導体膜が第１の絶
縁膜上で、かつ、開口の全周囲から第１の絶縁膜の厚さ
よりも長い寸法で前記開口の上方へ水平方向に伸びたせ
り出し部分を有するように設けられ、第１の多結晶半導
体膜の表面及び側面に第２の絶縁膜が形成され、開口内
の前記単結晶半導体層上には、それぞれ第１の多結晶半
導体膜の下方位置では開口の端に近付くに従って厚さが
薄くなる形状の第１の単結晶半導体膜と第２の導電型の
第２の単結晶半導体膜とが順次に積層されると共に、第
２の単結晶半導体膜上には第１の多結晶半導体膜の下方
位置では開口の端に近付くに従って厚さが厚くなる形状
の第３の単結晶半導体膜が形成され、第１の多結晶半導
体膜のせり出し部分の下面から開口内へ第２の導電型の
第２の多結晶半導体膜が設けられ、第３の単結晶半導体
膜と第２の多結晶半導体膜とは第１の絶縁膜の開口段差
の途中で互いに接続されており、開口内において第２の
多結晶半導体膜の側面と第３の単結晶半導体膜の一部と
第２の絶縁膜の表面に形成された第３の絶縁膜を介して
第１の導電型の第３の多結晶半導体膜が形成されると共
に、第３の多結晶半導体膜と第２の単結晶半導体膜との
間に第４の単結晶半導体膜が形成されている構造とした
ものである。
【００１５】また、本発明装置では、第１の単結晶半導
体膜はＳｉＧｅ合金膜であり、第２の単結晶半導体膜は
Ｇｅ濃度が表面に向かうに従って低下し、かつ、第１の
多結晶半導体膜の下方位置では厚さが中央部よりも厚い
形状のＳｉＧｅ合金膜であり、第２の多結晶半導体膜
は、第１の多結晶半導体膜の下面側に形成されるＳｉＧ
ｅ合金膜と該ＳｉＧｅ合金膜の下部に形成されるシリコ
ン膜との２層膜であり、第３及び第４の単結晶半導体膜
及び第１及び第３の多結晶半導体膜は、それぞれシリコ
ンである構造としてもよい。
体膜はＳｉＧｅ合金膜であり、第２の単結晶半導体膜は
Ｇｅ濃度が表面に向かうに従って低下し、かつ、第１の
多結晶半導体膜の下方位置では厚さが中央部よりも厚い
形状のＳｉＧｅ合金膜であり、第２の多結晶半導体膜
は、第１の多結晶半導体膜の下面側に形成されるＳｉＧ
ｅ合金膜と該ＳｉＧｅ合金膜の下部に形成されるシリコ
ン膜との２層膜であり、第３及び第４の単結晶半導体膜
及び第１及び第３の多結晶半導体膜は、それぞれシリコ
ンである構造としてもよい。
【００１６】更に、本発明の半導体装置の製造方法は、
上記の目的を達成するため、第１の導電型の単結晶半導
体層上に第１の絶縁膜と選択的に第１の開口が設けられ
た第１の多結晶半導体膜を順次に積層する第１の工程
と、第１の多結晶半導体膜の表面及び第１の開口の側面
にそれぞれ第２の絶縁膜を形成する第２の工程と、第１
の多結晶半導体膜及び第２の絶縁膜をマスクとして第１
の絶縁膜を選択的に除去することにより、第１の開口よ
りも大きな第２の開口を前記第１の絶縁膜に形成すると
共に、第１の多結晶半導体膜に第１の絶縁膜の厚さより
も長い寸法で第２の開口の上方へ水平方向に伸びたせり
出し部分を設ける第３の工程と、第２の開口内の前記単
結晶半導体層上に、所定形状の第１の単結晶半導体膜と
第２の導電型の第２の単結晶半導体膜とを順次に積層す
ると共に、第１の多結晶半導体膜の露出した下面に第２
の導電型の第１の多結晶膜を成長する第４の工程と、第
２の単結晶半導体膜上に所定形状の第３の単結晶半導体
膜を形成すると同時に、第１の多結晶膜の下面に第２の
多結晶膜を成長させる第５の工程と、第２の開口内にお
いて第２の多結晶半導体膜の側面と第３の単結晶半導体
膜の一部と第２の絶縁膜の表面に第３の絶縁膜を形成す
る第６の工程と、第２の開口内に第１の導電型の第３の
多結晶半導体膜を形成する第７の工程と、熱処理により
第３の多結晶半導体膜の不純物を第３の単結晶半導体膜
内に拡散させて第１の導電型の第４の単結晶半導体膜を
形成する第８の工程とを含む構成としたものである。
上記の目的を達成するため、第１の導電型の単結晶半導
体層上に第１の絶縁膜と選択的に第１の開口が設けられ
た第１の多結晶半導体膜を順次に積層する第１の工程
と、第１の多結晶半導体膜の表面及び第１の開口の側面
にそれぞれ第２の絶縁膜を形成する第２の工程と、第１
の多結晶半導体膜及び第２の絶縁膜をマスクとして第１
の絶縁膜を選択的に除去することにより、第１の開口よ
りも大きな第２の開口を前記第１の絶縁膜に形成すると
共に、第１の多結晶半導体膜に第１の絶縁膜の厚さより
も長い寸法で第２の開口の上方へ水平方向に伸びたせり
出し部分を設ける第３の工程と、第２の開口内の前記単
結晶半導体層上に、所定形状の第１の単結晶半導体膜と
第２の導電型の第２の単結晶半導体膜とを順次に積層す
ると共に、第１の多結晶半導体膜の露出した下面に第２
の導電型の第１の多結晶膜を成長する第４の工程と、第
２の単結晶半導体膜上に所定形状の第３の単結晶半導体
膜を形成すると同時に、第１の多結晶膜の下面に第２の
多結晶膜を成長させる第５の工程と、第２の開口内にお
いて第２の多結晶半導体膜の側面と第３の単結晶半導体
膜の一部と第２の絶縁膜の表面に第３の絶縁膜を形成す
る第６の工程と、第２の開口内に第１の導電型の第３の
多結晶半導体膜を形成する第７の工程と、熱処理により
第３の多結晶半導体膜の不純物を第３の単結晶半導体膜
内に拡散させて第１の導電型の第４の単結晶半導体膜を
形成する第８の工程とを含む構成としたものである。
【００１７】ここで、第１の単結晶半導体膜と第２の単
結晶半導体膜の形状は、第１の多結晶半導体膜の下方位
置では前記開口の端に近付くに従って厚さが薄くなる形
状であり、また前記第３の単結晶半導体膜の形状は、第
１の多結晶半導体膜の下方位置では前記開口の端に近付
くに従って厚さが厚くなる形状である。また、第５の工
程により、第１及び第２の多結晶膜からなる２層構造の
第２の多結晶半導体膜が形成され、これら第３の単結晶
半導体膜と第２の多結晶半導体膜とが第２の開口段差の
途中で互いに接続される。
結晶半導体膜の形状は、第１の多結晶半導体膜の下方位
置では前記開口の端に近付くに従って厚さが薄くなる形
状であり、また前記第３の単結晶半導体膜の形状は、第
１の多結晶半導体膜の下方位置では前記開口の端に近付
くに従って厚さが厚くなる形状である。また、第５の工
程により、第１及び第２の多結晶膜からなる２層構造の
第２の多結晶半導体膜が形成され、これら第３の単結晶
半導体膜と第２の多結晶半導体膜とが第２の開口段差の
途中で互いに接続される。
【００１８】
【作用】本発明では、第１の単結晶半導体膜と第２の単
結晶半導体膜の形状は、第１の多結晶半導体膜の下方位
置では前記開口の端に近付くに従って厚さが薄くなる形
状で形成されているため、その後に熱処理をしても、前
記単結晶半導体層と第１の絶縁膜と第１及び第２の単結
晶半導体膜とのそれぞれ異なる材料が接する開口内の境
界面において、互いの熱膨張係数の違いにより境界面に
かかる歪を最小限に抑えることができる。
結晶半導体膜の形状は、第１の多結晶半導体膜の下方位
置では前記開口の端に近付くに従って厚さが薄くなる形
状で形成されているため、その後に熱処理をしても、前
記単結晶半導体層と第１の絶縁膜と第１及び第２の単結
晶半導体膜とのそれぞれ異なる材料が接する開口内の境
界面において、互いの熱膨張係数の違いにより境界面に
かかる歪を最小限に抑えることができる。
【００１９】また、第１の単結晶半導体膜はＳｉＧｅ合
金膜であり、第２の単結晶半導体膜はＧｅ濃度が表面に
向かうに従って低下し、かつ、第１の多結晶半導体膜の
下方位置では厚さが中央部よりも厚い形状のＳｉＧｅ合
金膜するＳｉＧｅ合金膜とした場合には、転移発生の臨
界膜厚が急速に厚くなるため、接合劣化がなく、第１の
多結晶半導体膜と単結晶半導体層との間の第１の絶縁膜
の厚さを厚くすることができる。
金膜であり、第２の単結晶半導体膜はＧｅ濃度が表面に
向かうに従って低下し、かつ、第１の多結晶半導体膜の
下方位置では厚さが中央部よりも厚い形状のＳｉＧｅ合
金膜するＳｉＧｅ合金膜とした場合には、転移発生の臨
界膜厚が急速に厚くなるため、接合劣化がなく、第１の
多結晶半導体膜と単結晶半導体層との間の第１の絶縁膜
の厚さを厚くすることができる。
【００２０】
【実施例】次に、本発明の実施例について説明する。図
１は本発明になる半導体装置の一実施例の断面図を示
す。同図中、図６及び図７と同一構成部分には同一符号
を付してある。
１は本発明になる半導体装置の一実施例の断面図を示
す。同図中、図６及び図７と同一構成部分には同一符号
を付してある。
【００２１】図１は本実施例のエミッタ、ベース領域の
縦断面図で、Ｐ-型単結晶シリコン基板１には、ひ素、
アンチモン等が選択的に拡散されたＮ+ 型埋め込み層２
ａ及びボロンが選択的に拡散されたチャネルストッパ用
Ｐ+型埋め込み層２ｂとがそれぞれ形成されている。Ｐ-
型単結晶シリコン基板１は、室温での比抵抗ρが１０〜
２０Ω・ｃｍで、（１００）結晶方位をもつ。
縦断面図で、Ｐ-型単結晶シリコン基板１には、ひ素、
アンチモン等が選択的に拡散されたＮ+ 型埋め込み層２
ａ及びボロンが選択的に拡散されたチャネルストッパ用
Ｐ+型埋め込み層２ｂとがそれぞれ形成されている。Ｐ-
型単結晶シリコン基板１は、室温での比抵抗ρが１０〜
２０Ω・ｃｍで、（１００）結晶方位をもつ。
【００２２】Ｐ-型単結晶シリコン基板１、Ｎ+ 型埋め込
み層２ａ及びＰ+型埋め込み層２ｂの表面には、リン濃
度が約１×１０17ｃｍ-3、厚さ約０．２μｍであるＮ型
エピタキシャル成長されたシリコンコレクタ層３が形成
されている。各トランジスタの素子は、チャネルストッ
パ用Ｐ+型埋め込み層２ｂと、酸化膜４とによって分離
されている。酸化膜４は選択酸化技術（ＬＯＣＯＳ）に
よって、例えば約４０００Åの厚さに形成されている。
み層２ａ及びＰ+型埋め込み層２ｂの表面には、リン濃
度が約１×１０17ｃｍ-3、厚さ約０．２μｍであるＮ型
エピタキシャル成長されたシリコンコレクタ層３が形成
されている。各トランジスタの素子は、チャネルストッ
パ用Ｐ+型埋め込み層２ｂと、酸化膜４とによって分離
されている。酸化膜４は選択酸化技術（ＬＯＣＯＳ）に
よって、例えば約４０００Åの厚さに形成されている。
【００２３】コレクタ電極が形成される領域の直下のシ
リコンコレクタ層３に、高濃度にリンが選択拡散される
ことにより、低抵抗化されたＮ+ 型のコレクタ引き出し
領域５がある。このコレクタ引き出し領域５と上記のシ
リコンコレクタ層３及び酸化膜４のそれぞれの表面に
は、厚さ約１０００Åのシリコン酸化膜６が形成されて
いる。
リコンコレクタ層３に、高濃度にリンが選択拡散される
ことにより、低抵抗化されたＮ+ 型のコレクタ引き出し
領域５がある。このコレクタ引き出し領域５と上記のシ
リコンコレクタ層３及び酸化膜４のそれぞれの表面に
は、厚さ約１０００Åのシリコン酸化膜６が形成されて
いる。
【００２４】このシリコン酸化膜６には、ベース／エミ
ッタ及びコレクタ引き出しが形成される領域に、＜１１
０＞方向を辺とする開口１０１及び１０２がそれぞれ形
成されている。なお、シリコン酸化膜６より下部の領域
を、シリコン基体１００と呼ぶものとする。シリコン酸
化膜６上には、開口１０１内にせり出すように、Ｐ型の
ベース電極用の多結晶シリコン７が形成されている。こ
の多結晶シリコン７の開口１０１上方への水平方向のせ
りだし部分は、酸化膜６の厚さの寸法よりも長い長さと
されている。
ッタ及びコレクタ引き出しが形成される領域に、＜１１
０＞方向を辺とする開口１０１及び１０２がそれぞれ形
成されている。なお、シリコン酸化膜６より下部の領域
を、シリコン基体１００と呼ぶものとする。シリコン酸
化膜６上には、開口１０１内にせり出すように、Ｐ型の
ベース電極用の多結晶シリコン７が形成されている。こ
の多結晶シリコン７の開口１０１上方への水平方向のせ
りだし部分は、酸化膜６の厚さの寸法よりも長い長さと
されている。
【００２５】また、他方の開口１０２内及びその外部に
はコレクタ電極用多結晶シリコン８が形成されている。
ベース電極用多結晶シリコン７とコレクタ電極用多結晶
シリコン８とは、シリコン窒化膜９により覆われると共
に、シリコン窒化膜９の一部に形成された開口を介して
それぞれ高融点金属シリサイド膜の一例としてアルミニ
ウム系のベース電極１７ａとコレクタ電極１７ｂに接触
している。
はコレクタ電極用多結晶シリコン８が形成されている。
ベース電極用多結晶シリコン７とコレクタ電極用多結晶
シリコン８とは、シリコン窒化膜９により覆われると共
に、シリコン窒化膜９の一部に形成された開口を介して
それぞれ高融点金属シリサイド膜の一例としてアルミニ
ウム系のベース電極１７ａとコレクタ電極１７ｂに接触
している。
【００２６】開口１０１内には、シリコンコレクタ層３
上に、図中、下から順にアンドープ単結晶Ｓｉ0.9Ｇｅ
0.1層１０、Ｐ+型単結晶Ｓｉ0.9Ｇｅ0.1層１１及びＮ+
型単結晶エミッタ１６が形成されている。アンドープ単
結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+型単結晶Ｓｉ0.9Ｇｅ
0.1層１１は、ベース電極用多結晶シリコン７の下方に
位置する部分の厚さが、他の部分の厚さよりも薄い断面
台形状に形成されている。
上に、図中、下から順にアンドープ単結晶Ｓｉ0.9Ｇｅ
0.1層１０、Ｐ+型単結晶Ｓｉ0.9Ｇｅ0.1層１１及びＮ+
型単結晶エミッタ１６が形成されている。アンドープ単
結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+型単結晶Ｓｉ0.9Ｇｅ
0.1層１１は、ベース電極用多結晶シリコン７の下方に
位置する部分の厚さが、他の部分の厚さよりも薄い断面
台形状に形成されている。
【００２７】更に、開口１０１内のＰ+型単結晶Ｓｉ0.9
Ｇｅ0.1層１１及びＮ+型単結晶エミッタ１６の周囲には
Ｐ+型単結晶シリコン層１２が設けられている。このＰ+
型単結晶シリコン層１２は、前記アンドープ単結晶Ｓｉ
0.9Ｇｅ0.1層１０及びＰ+型単結晶Ｓｉ0.9Ｇｅ0.1層１
１とは逆に、ベース電極用多結晶シリコン７の下方に位
置する部分の厚さが、他の部分の厚さよりも厚く形成さ
れており、また、多結晶膜１３を介してベース電極用多
結晶シリコン７に接触している。
Ｇｅ0.1層１１及びＮ+型単結晶エミッタ１６の周囲には
Ｐ+型単結晶シリコン層１２が設けられている。このＰ+
型単結晶シリコン層１２は、前記アンドープ単結晶Ｓｉ
0.9Ｇｅ0.1層１０及びＰ+型単結晶Ｓｉ0.9Ｇｅ0.1層１
１とは逆に、ベース電極用多結晶シリコン７の下方に位
置する部分の厚さが、他の部分の厚さよりも厚く形成さ
れており、また、多結晶膜１３を介してベース電極用多
結晶シリコン７に接触している。
【００２８】開口１０１内には、更に電気的絶縁のため
のシリコン酸化膜１４が形成され、このシリコン酸化膜
１４の開口を介してＮ+型エミッタ電極用多結晶シリコ
ン１５がＮ+型単結晶エミッタ１６上に形成されてい
る。エミッタ電極用多結晶シリコン１５上にはアルミニ
ウム系のエミッタ電極１７ｂが接触している。
のシリコン酸化膜１４が形成され、このシリコン酸化膜
１４の開口を介してＮ+型エミッタ電極用多結晶シリコ
ン１５がＮ+型単結晶エミッタ１６上に形成されてい
る。エミッタ電極用多結晶シリコン１５上にはアルミニ
ウム系のエミッタ電極１７ｂが接触している。
【００２９】次に、本発明になる半導体装置の製造方法
の一実施例について図２及び図３と共に説明する。両図
中、図１と同一構成部分には同一符号を付してある。ま
ず、次の手順で図２（Ａ）に示すような、選択的エピタ
キシャル法でベースを形成する前の状態とする。
の一実施例について図２及び図３と共に説明する。両図
中、図１と同一構成部分には同一符号を付してある。ま
ず、次の手順で図２（Ａ）に示すような、選択的エピタ
キシャル法でベースを形成する前の状態とする。
【００３０】まず、面方位が（１００）で、かつ、室温
での比抵抗ρが１０〜２０Ω・ｃｍのＰ-型単結晶シリ
コン基板１に対して、選択的にＮ+ 型埋め込み層２ａ、
チャネルストッパ用Ｐ+型埋め込み層２ｂが形成され
る。その形成方法の一例としては、シリコン基板１に、
通常の化学気相成長法（ＣＶＤ）又は熱酸化により約５
０００Åの厚さの二酸化シリコン膜（ＳｉＯ2膜）を形
成し、通常のフォトリソグラフィー及び酸化膜除去（例
えば反応性イオンエッチング（ＲＩＥ）で表面側の４０
００Åを除去後、ＨＦ系エッチング液で残り１０００Å
を除去）した後、フォトレジストを除去してひ素をエネ
ルギー７０ｋｅＶ、ドーズ量５×１０15 ｃｍ-2でイオン
注入する。
での比抵抗ρが１０〜２０Ω・ｃｍのＰ-型単結晶シリ
コン基板１に対して、選択的にＮ+ 型埋め込み層２ａ、
チャネルストッパ用Ｐ+型埋め込み層２ｂが形成され
る。その形成方法の一例としては、シリコン基板１に、
通常の化学気相成長法（ＣＶＤ）又は熱酸化により約５
０００Åの厚さの二酸化シリコン膜（ＳｉＯ2膜）を形
成し、通常のフォトリソグラフィー及び酸化膜除去（例
えば反応性イオンエッチング（ＲＩＥ）で表面側の４０
００Åを除去後、ＨＦ系エッチング液で残り１０００Å
を除去）した後、フォトレジストを除去してひ素をエネ
ルギー７０ｋｅＶ、ドーズ量５×１０15 ｃｍ-2でイオン
注入する。
【００３１】次に、このひ素を拡散させるために、窒素
（Ｎ2）雰囲気中で、１１００℃、４時間の熱処理を行
い、約２μｍの厚さのＮ+型埋め込み層２ａを形成す
る。続いて、ＨＦ系エッチング液によって、表面のＳｉ
Ｏ2膜を全面除去後、通常のフォトリソグラフィによ
り、トランジスタ間の分離領域にボロンをイオン注入し
てチャネルストッパ用Ｐ+ 型埋め込み層２ｂを形成す
る。イオン注入条件の一例としては、１００ｋｅＶ、ド
ーズ量１×１０13 ｃｍ-2である。
（Ｎ2）雰囲気中で、１１００℃、４時間の熱処理を行
い、約２μｍの厚さのＮ+型埋め込み層２ａを形成す
る。続いて、ＨＦ系エッチング液によって、表面のＳｉ
Ｏ2膜を全面除去後、通常のフォトリソグラフィによ
り、トランジスタ間の分離領域にボロンをイオン注入し
てチャネルストッパ用Ｐ+ 型埋め込み層２ｂを形成す
る。イオン注入条件の一例としては、１００ｋｅＶ、ド
ーズ量１×１０13 ｃｍ-2である。
【００３２】次に、フォトレジストを除去した後、イオ
ン注入によるダメージを除去するために、Ｎ2雰囲気中
で１０００℃、３０分間の熱処理を行う。次に、通常の
シリコンエピタキシャル成長法で、リン濃度約１×１０
17ｃｍ-3、厚さ約０．４μｍのＮ型シリコンコレクタ層
３を形成する。
ン注入によるダメージを除去するために、Ｎ2雰囲気中
で１０００℃、３０分間の熱処理を行う。次に、通常の
シリコンエピタキシャル成長法で、リン濃度約１×１０
17ｃｍ-3、厚さ約０．４μｍのＮ型シリコンコレクタ層
３を形成する。
【００３３】次に、シリコンコレクタ層３の表面を酸化
して約５００Åの厚さのシリコン酸化膜（図示せず）を
形成した後、通常のＬＰＣＶＤ法でシリコン窒化膜（図
示せず）を約１０００Åの厚さで堆積する。更に、通常
のフォトリソグラフィ法によって、表面にフォトレジス
トのパターンを形成し、異方性のドライエッチング法に
より表面側から順にシリコン窒化膜（図示せず）、シリ
コン酸化膜（図示せず）、シリコンコレクタ層３をエッ
チングする。エッチングするシリコンコレクタ層３の深
さは、約２１００Å程度が適当である。
して約５００Åの厚さのシリコン酸化膜（図示せず）を
形成した後、通常のＬＰＣＶＤ法でシリコン窒化膜（図
示せず）を約１０００Åの厚さで堆積する。更に、通常
のフォトリソグラフィ法によって、表面にフォトレジス
トのパターンを形成し、異方性のドライエッチング法に
より表面側から順にシリコン窒化膜（図示せず）、シリ
コン酸化膜（図示せず）、シリコンコレクタ層３をエッ
チングする。エッチングするシリコンコレクタ層３の深
さは、約２１００Å程度が適当である。
【００３４】次に、フォトレジストを除去した後、約４
０００Åの厚さの酸化膜を形成する。この時、先のドラ
イエッチングでシリコン窒化膜が除去された領域には、
厚さ約４０００Åの酸化膜４が形成される。続いて、熱
したりん酸にウェハを浸漬して、シリコン窒化膜を除去
した後、通常のＣＶＤ法か又は熱酸化法により厚さ約１
３００Åのシリコン酸化膜６を形成する。
０００Åの厚さの酸化膜を形成する。この時、先のドラ
イエッチングでシリコン窒化膜が除去された領域には、
厚さ約４０００Åの酸化膜４が形成される。続いて、熱
したりん酸にウェハを浸漬して、シリコン窒化膜を除去
した後、通常のＣＶＤ法か又は熱酸化法により厚さ約１
３００Åのシリコン酸化膜６を形成する。
【００３５】次に、フォトリソグラフィ法によりウェハ
表面にレジストパターンを形成し、このレジストパター
ンをマスクとしてドライエッチング又はＨＦ系のウェッ
トエッチングにより、シリコン酸化膜６にコレクタ電極
用の開口１０２を形成する。更に、リンをイオン注入条
件７０ｋｅＶ、５×１０15ｃｍ-2でイオン注入する。続
いて、レジストパターンを公知の方法で除去した後、Ｎ
2雰囲気中で９００℃、３０分の熱処理を行い、イオン
注入ダメージを回復させる。
表面にレジストパターンを形成し、このレジストパター
ンをマスクとしてドライエッチング又はＨＦ系のウェッ
トエッチングにより、シリコン酸化膜６にコレクタ電極
用の開口１０２を形成する。更に、リンをイオン注入条
件７０ｋｅＶ、５×１０15ｃｍ-2でイオン注入する。続
いて、レジストパターンを公知の方法で除去した後、Ｎ
2雰囲気中で９００℃、３０分の熱処理を行い、イオン
注入ダメージを回復させる。
【００３６】次に、通常のＬＰＣＶＤ法で無添加多結晶
シリコン（図示せず）を約２５００Å堆積する。この無
添加多結晶シリコンの堆積前には、ＨＦ系液を用いて開
口１０２の表面のシリコン酸化膜を除去しておくことは
勿論である。続いて、通常のフォトリソグラフィによ
り、フォトレジストをパターニングして、開口１０２上
の無添加多結晶シリコンに対してのみ、リンをエネルギ
ー７０ｋｅＶ、ドーズ量５×１０15 ｃｍ-2でイオン注入
した後、フォトレジストを除去する。
シリコン（図示せず）を約２５００Å堆積する。この無
添加多結晶シリコンの堆積前には、ＨＦ系液を用いて開
口１０２の表面のシリコン酸化膜を除去しておくことは
勿論である。続いて、通常のフォトリソグラフィによ
り、フォトレジストをパターニングして、開口１０２上
の無添加多結晶シリコンに対してのみ、リンをエネルギ
ー７０ｋｅＶ、ドーズ量５×１０15 ｃｍ-2でイオン注入
した後、フォトレジストを除去する。
【００３７】次に、通常のフォトリソグラフィにより、
フォトレジストをパターニングして、将来的にベースや
エミッタが形成される領域の多結晶シリコンのみに、ボ
ロンをエネルギー１５ｋｅＶ、ドーズ量５×１０15 ｃｍ
-2でイオン注入した後、フォトレジストを除去する。そ
して、通常のフォトリソグラフィと多結晶シリコンの異
方性ドライエッチングによって、多結晶シリコンをボロ
ン注入領域とリン注入領域とに分離することにより、ベ
ース電極用多結晶シリコン７とコレクタ電極用多結晶シ
リコン８とが形成される。
フォトレジストをパターニングして、将来的にベースや
エミッタが形成される領域の多結晶シリコンのみに、ボ
ロンをエネルギー１５ｋｅＶ、ドーズ量５×１０15 ｃｍ
-2でイオン注入した後、フォトレジストを除去する。そ
して、通常のフォトリソグラフィと多結晶シリコンの異
方性ドライエッチングによって、多結晶シリコンをボロ
ン注入領域とリン注入領域とに分離することにより、ベ
ース電極用多結晶シリコン７とコレクタ電極用多結晶シ
リコン８とが形成される。
【００３８】次に、通常のＬＰＣＶＤ法で表面にシリコ
ン窒化膜（図示せず）を約１５００Å堆積し、更に通常
のフォトリソグラフィ法でパターニングして、真正ベー
ス及びエミッタを形成する領域のシリコン窒化膜及びベ
ース電極用多結晶シリコン７上のフォトレジストのない
領域を異方性ドライエッチングによって除去する。
ン窒化膜（図示せず）を約１５００Å堆積し、更に通常
のフォトリソグラフィ法でパターニングして、真正ベー
ス及びエミッタを形成する領域のシリコン窒化膜及びベ
ース電極用多結晶シリコン７上のフォトレジストのない
領域を異方性ドライエッチングによって除去する。
【００３９】続いて、フォトレジストを除去後、シリコ
ン窒化膜をＬＰＣＶＤ法で約１２００Å堆積し、異方性
ドライエッチングによって１２００Å以上の厚さのシリ
コン窒化膜をエッチングする。この時、先にベース電極
用多結晶シリコン７内に形成された開口内には、側面の
みにシリコン窒化膜が残る。この結果としてベース電極
用多結晶シリコン７の上面と側面、コレクタ電極用多結
晶シリコン８の上面と側面、及びこれらの多結晶シリコ
ン７及び８で覆われていないシリコン酸化膜６上がシリ
コン窒化膜９で覆われる。
ン窒化膜をＬＰＣＶＤ法で約１２００Å堆積し、異方性
ドライエッチングによって１２００Å以上の厚さのシリ
コン窒化膜をエッチングする。この時、先にベース電極
用多結晶シリコン７内に形成された開口内には、側面の
みにシリコン窒化膜が残る。この結果としてベース電極
用多結晶シリコン７の上面と側面、コレクタ電極用多結
晶シリコン８の上面と側面、及びこれらの多結晶シリコ
ン７及び８で覆われていないシリコン酸化膜６上がシリ
コン窒化膜９で覆われる。
【００４０】次に、ＨＦ系エッチング液にウェハを浸漬
し、ベース電極用多結晶シリコン７及びシリコン窒化膜
９をマスクとしてシリコン酸化膜６を横方向にエッチン
グする。エッチングする量の一例としては、ベース電極
用多結晶シリコン７の下面が２０００Å程度露出される
条件である。このサイドエッチングで露出されるベース
電極用多結晶シリコン７の下面の幅としては、将来的に
成長される真正ベース以上の幅であり、ベース電極用多
結晶シリコン７の厚さ以下の幅である。
し、ベース電極用多結晶シリコン７及びシリコン窒化膜
９をマスクとしてシリコン酸化膜６を横方向にエッチン
グする。エッチングする量の一例としては、ベース電極
用多結晶シリコン７の下面が２０００Å程度露出される
条件である。このサイドエッチングで露出されるベース
電極用多結晶シリコン７の下面の幅としては、将来的に
成長される真正ベース以上の幅であり、ベース電極用多
結晶シリコン７の厚さ以下の幅である。
【００４１】なぜなら、サイドエッチング量がベース電
極用多結晶シリコン７の厚さ以上となっても、庇直下の
部分よりもベース電極用多結晶シリコン７の方がベース
抵抗に対して支配的となるからである。また、サイドエ
ッチング量が真正ベースの幅よりも小さくなると、真正
ベース部の抵抗が全ベース抵抗を支配するからである。
このサイドエッチングにより、開口１０１が形成され
る。以上のプロセスにより、図２（Ａ）の断面の装置が
構成される。
極用多結晶シリコン７の厚さ以上となっても、庇直下の
部分よりもベース電極用多結晶シリコン７の方がベース
抵抗に対して支配的となるからである。また、サイドエ
ッチング量が真正ベースの幅よりも小さくなると、真正
ベース部の抵抗が全ベース抵抗を支配するからである。
このサイドエッチングにより、開口１０１が形成され
る。以上のプロセスにより、図２（Ａ）の断面の装置が
構成される。
【００４２】次に、図２（Ｂ）に示すように、選択的成
長法によりＮ-型シリコンコレクタ層３上にアンドープ
単結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+ 型単結晶Ｓｉ0.9Ｇｅ
0.1層１１とが形成され、かつ、ベース電極用多結晶シ
リコン７の下面に多結晶ＳｉＧｅ層１３ａが形成され
る。なお、ここでいう選択的成長は、ＳｉＯ2、Ｓｉ3Ｎ
4上には何も成長せず、単結晶シリコンや多結晶シリコ
ン上には同じ結晶状態、すなわち、単結晶、多結晶が成
長することをいう。
長法によりＮ-型シリコンコレクタ層３上にアンドープ
単結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+ 型単結晶Ｓｉ0.9Ｇｅ
0.1層１１とが形成され、かつ、ベース電極用多結晶シ
リコン７の下面に多結晶ＳｉＧｅ層１３ａが形成され
る。なお、ここでいう選択的成長は、ＳｉＯ2、Ｓｉ3Ｎ
4上には何も成長せず、単結晶シリコンや多結晶シリコ
ン上には同じ結晶状態、すなわち、単結晶、多結晶が成
長することをいう。
【００４３】これにより、選択エピタキシャル成長され
たアンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+ 型単結
晶Ｓｉ0.9Ｇｅ0.1層１１とは、図２（Ｂ）に示すように
断面が台形状となる。すなわち、アンドープ単結晶Ｓｉ
0.9Ｇｅ0.1層１０とＰ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１１
の厚さは、開口１０１の直下の領域では平坦な厚さを有
するが、開口１０１の庇の奥に向かうに従って薄くなっ
ている。このような形状は、供給律速呼ばれる成長条
件、すなわち成長温度が高く、原料ガス流量が少ない成
長条件を用いることにより実現できる。
たアンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０とＰ+ 型単結
晶Ｓｉ0.9Ｇｅ0.1層１１とは、図２（Ｂ）に示すように
断面が台形状となる。すなわち、アンドープ単結晶Ｓｉ
0.9Ｇｅ0.1層１０とＰ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１１
の厚さは、開口１０１の直下の領域では平坦な厚さを有
するが、開口１０１の庇の奥に向かうに従って薄くなっ
ている。このような形状は、供給律速呼ばれる成長条
件、すなわち成長温度が高く、原料ガス流量が少ない成
長条件を用いることにより実現できる。
【００４４】成長条件としては、ガスソースＭＢＥ法、
ＵＨＶ／ＣＶＤ法あるいはＬＰＣＶＤ法などが適当であ
る。ＵＨＶ／ＣＶＤ法を例にとり成長条件を説明する
と、基板温度７００℃、Ｓｉ2Ｈ6＝３ｓｃｃｍ、ＧｅＨ
4＝２ｓｃｃｍ、Ｃｌ2＝０．０３ｓｃｃｍの条件が、こ
こで述べた台形形状を実現できる一例である。ここで
は、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０は、不純物
濃度が４×１０16ｃｍ-3より低く、厚さが平坦部で約１
５０Åである。また、Ｐ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１
１は、不純物のボロンの濃度が７×１０18ｃｍ-3で、厚
さが平坦部で約４５０Åである。
ＵＨＶ／ＣＶＤ法あるいはＬＰＣＶＤ法などが適当であ
る。ＵＨＶ／ＣＶＤ法を例にとり成長条件を説明する
と、基板温度７００℃、Ｓｉ2Ｈ6＝３ｓｃｃｍ、ＧｅＨ
4＝２ｓｃｃｍ、Ｃｌ2＝０．０３ｓｃｃｍの条件が、こ
こで述べた台形形状を実現できる一例である。ここで
は、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０は、不純物
濃度が４×１０16ｃｍ-3より低く、厚さが平坦部で約１
５０Åである。また、Ｐ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１
１は、不純物のボロンの濃度が７×１０18ｃｍ-3で、厚
さが平坦部で約４５０Åである。
【００４５】引き続きＵＨＶ／ＣＶＤ装置内で、基板温
度５９０℃、Ｓｉ2Ｈ6＝３ｓｃｃｍ、Ｃｌ2＝０．０３
ｓｃｃｍの条件でＰ+型単結晶シリコン層１２が図３
（Ａ）に示すように成長される。このＰ+型単結晶シリ
コン層１２はボロン濃度が７×１０18ｃｍ-3で、平坦部
の厚さが約２５０Åに形成される。
度５９０℃、Ｓｉ2Ｈ6＝３ｓｃｃｍ、Ｃｌ2＝０．０３
ｓｃｃｍの条件でＰ+型単結晶シリコン層１２が図３
（Ａ）に示すように成長される。このＰ+型単結晶シリ
コン層１２はボロン濃度が７×１０18ｃｍ-3で、平坦部
の厚さが約２５０Åに形成される。
【００４６】更に、この成長段階でベース電極用多結晶
シリコン７の下面の多結晶ＳｉＧｅ層１３ａの下部に、
多結晶シリコンが成長する。ここで、多結晶ＳｉＧｅ層
１３ａとその下部に成長した多結晶シリコンとをまとめ
て多結晶膜１３と呼ぶ。ここでは、成長温度を低温とし
たことにより、庇状となっているベース電極用多結晶シ
リコン７の下部におけるＰ+型単結晶シリコン層１２の
エピタキシャル成長による膜厚を厚くすることができ
る。これにより、図３（Ａ）に示すように、Ｐ+型単結
晶シリコン層１２は、多結晶膜１３を介してベース電極
用多結晶シリコン７に接続される。
シリコン７の下面の多結晶ＳｉＧｅ層１３ａの下部に、
多結晶シリコンが成長する。ここで、多結晶ＳｉＧｅ層
１３ａとその下部に成長した多結晶シリコンとをまとめ
て多結晶膜１３と呼ぶ。ここでは、成長温度を低温とし
たことにより、庇状となっているベース電極用多結晶シ
リコン７の下部におけるＰ+型単結晶シリコン層１２の
エピタキシャル成長による膜厚を厚くすることができ
る。これにより、図３（Ａ）に示すように、Ｐ+型単結
晶シリコン層１２は、多結晶膜１３を介してベース電極
用多結晶シリコン７に接続される。
【００４７】次に、通常のＬＰＣＶＤ法により、シリコ
ン酸化膜を堆積後、異方性ドライエッチングを施すこと
により、開口１０１内に図３（Ｂ）に示すように、側壁
としてのシリコン酸化膜１４を形成する。更に、ひ素を
添加させながら、多結晶シリコンを堆積した後、異方性
ドライエッチングにより開口１０１内にエミッタ電極用
のＮ+型多結晶シリコン１５を図３（Ｂ）に示すように
形成する。このエミッタ電極用のＮ+型多結晶シリコン
１５は、ひ素濃度が約１×１０21ｃｍ-3で、厚さが約１
７００Åである。
ン酸化膜を堆積後、異方性ドライエッチングを施すこと
により、開口１０１内に図３（Ｂ）に示すように、側壁
としてのシリコン酸化膜１４を形成する。更に、ひ素を
添加させながら、多結晶シリコンを堆積した後、異方性
ドライエッチングにより開口１０１内にエミッタ電極用
のＮ+型多結晶シリコン１５を図３（Ｂ）に示すように
形成する。このエミッタ電極用のＮ+型多結晶シリコン
１５は、ひ素濃度が約１×１０21ｃｍ-3で、厚さが約１
７００Åである。
【００４８】ここでは、エッチバックにより開口１０１
内だけにエミッタ電極用多結晶シリコン１５を残してい
るが、通常のフォトリソグラフィによりパターニングす
ることも可能である。また、多結晶シリコンとして無添
加多結晶シリコンをＬＰＣＶＤ法により堆積後イオン注
入法を適用して不純物を添加しても、同様にエミッタ電
極用多結晶シリコン１５を形成できることは勿論であ
る。
内だけにエミッタ電極用多結晶シリコン１５を残してい
るが、通常のフォトリソグラフィによりパターニングす
ることも可能である。また、多結晶シリコンとして無添
加多結晶シリコンをＬＰＣＶＤ法により堆積後イオン注
入法を適用して不純物を添加しても、同様にエミッタ電
極用多結晶シリコン１５を形成できることは勿論であ
る。
【００４９】次に、エミッタ押し込みの熱処理によっ
て、Ｎ+型のエミッタ電極用多結晶シリコン１５から不
純物をＰ+型多結晶シリコン１２に拡散させて、図３
（Ｂ）に示すようにＮ+型単結晶エミッタ１６を形成す
る。
て、Ｎ+型のエミッタ電極用多結晶シリコン１５から不
純物をＰ+型多結晶シリコン１２に拡散させて、図３
（Ｂ）に示すようにＮ+型単結晶エミッタ１６を形成す
る。
【００５０】続いて、アルミニウム系合金、例えばＡｌ
Ｓｉ（Ｓｉ＝１％）をウェハにスパッタし、通常のフォ
トリソグラフィ、異方性ドライエッチングを施すことに
より、Ａｌ系のベース電極１７ａ、エミッタ電極１７ｂ
及びコレクタ電極１７ｃがそれぞれベース電極用多結晶
シリコン７、エミッタ電極用多結晶シリコン１５及びコ
レクタ電極用多結晶シリコン８に接触するように形成さ
れことにより、図１に示した半導体装置が製造される。
Ｓｉ（Ｓｉ＝１％）をウェハにスパッタし、通常のフォ
トリソグラフィ、異方性ドライエッチングを施すことに
より、Ａｌ系のベース電極１７ａ、エミッタ電極１７ｂ
及びコレクタ電極１７ｃがそれぞれベース電極用多結晶
シリコン７、エミッタ電極用多結晶シリコン１５及びコ
レクタ電極用多結晶シリコン８に接触するように形成さ
れことにより、図１に示した半導体装置が製造される。
【００５１】次に、本実施例と従来のトランジスタの熱
プロセスに対する接合特性の変化を比較して説明する。
エミッタ押し込みとして急速熱アニール（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を１０００℃、１０秒
間行ったウェハのコレクタ・ベース接合に逆バイアスで
５Ｖ印加したときのトランジスタ１個当りのリーク電流
を図４に示す。
プロセスに対する接合特性の変化を比較して説明する。
エミッタ押し込みとして急速熱アニール（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を１０００℃、１０秒
間行ったウェハのコレクタ・ベース接合に逆バイアスで
５Ｖ印加したときのトランジスタ１個当りのリーク電流
を図４に示す。
【００５２】Ｇｅ、ボロンの含有量、開口直下のエピタ
キシャル層の厚さは同じトランジスタについて、上記の
実施例と従来の半導体装置（ＳｉＧｅ層の厚さが開口直
下、庇直下ともにほぼ同じとなっている）とを比較する
と、図４から分かるように、従来装置はＩで示すように
コレクタ・ベース間の接合リーク電流が１０-9Ａ台から
１０-6Ａ台の範囲で発生しているのに対し、本実施例で
は同図にＩＩで示すように、リーク電流は１０-10Ａ台
と大幅に減少している。
キシャル層の厚さは同じトランジスタについて、上記の
実施例と従来の半導体装置（ＳｉＧｅ層の厚さが開口直
下、庇直下ともにほぼ同じとなっている）とを比較する
と、図４から分かるように、従来装置はＩで示すように
コレクタ・ベース間の接合リーク電流が１０-9Ａ台から
１０-6Ａ台の範囲で発生しているのに対し、本実施例で
は同図にＩＩで示すように、リーク電流は１０-10Ａ台
と大幅に減少している。
【００５３】これは、本実施例では、シリコン酸化膜６
の側壁近傍のアンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０と
Ｐ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１１の厚さは、開口１０
１の直下の中央部よりも薄いために、熱処理をしてもシ
リコン酸化膜６やシリコンコレクタ層３との異なる材料
の境界面にかかる歪が小さくなり、その結果、転移欠陥
が少なくなるからである。従って、本実施例では従来に
比べて、コレクタ・ベース接合特性の劣化を防ぐことが
できる。また、この結果は、本実施例は集積化したとき
に、従来よりも高い歩留りが得られることを示してい
る。
の側壁近傍のアンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０と
Ｐ+ 型単結晶Ｓｉ0.9Ｇｅ0.1層１１の厚さは、開口１０
１の直下の中央部よりも薄いために、熱処理をしてもシ
リコン酸化膜６やシリコンコレクタ層３との異なる材料
の境界面にかかる歪が小さくなり、その結果、転移欠陥
が少なくなるからである。従って、本実施例では従来に
比べて、コレクタ・ベース接合特性の劣化を防ぐことが
できる。また、この結果は、本実施例は集積化したとき
に、従来よりも高い歩留りが得られることを示してい
る。
【００５４】更に、本実施例では、ベース電極用多結晶
シリコン７と真正ベース（＝エミッタ直下のベース）と
の間の抵抗低減の効果もある（例えば、従来に比べてベ
ース抵抗が１５％低減した。）。この理由としては、ボ
ロンの拡散係数がＳｉＧｅ中ではＳｉ中よりも小さい
（例えば、Ｇｅ１０％で約１桁異なる）ので、ベース電
極用多結晶シリコン７の露出下面に成長する結晶のＳｉ
Ｇｅ膜厚が従来の半導体装置よりも薄くなり、エミッタ
押し込みの熱処理時にベース電極用多結晶シリコン７か
らのボロン拡散が起こり易くなったためである。
シリコン７と真正ベース（＝エミッタ直下のベース）と
の間の抵抗低減の効果もある（例えば、従来に比べてベ
ース抵抗が１５％低減した。）。この理由としては、ボ
ロンの拡散係数がＳｉＧｅ中ではＳｉ中よりも小さい
（例えば、Ｇｅ１０％で約１桁異なる）ので、ベース電
極用多結晶シリコン７の露出下面に成長する結晶のＳｉ
Ｇｅ膜厚が従来の半導体装置よりも薄くなり、エミッタ
押し込みの熱処理時にベース電極用多結晶シリコン７か
らのボロン拡散が起こり易くなったためである。
【００５５】次に、本発明の他の実施例について説明す
る。図５は本発明になる半導体装置の他の実施例の断面
図を示す。同図中、図１乃至図３と同一構成部分には同
一符号を付し、その説明を省略する。
る。図５は本発明になる半導体装置の他の実施例の断面
図を示す。同図中、図１乃至図３と同一構成部分には同
一符号を付し、その説明を省略する。
【００５６】本実施例と図１に示した第１実施例との相
違点は、開口１０１内に形成される選択エピタキシャル
層の構造である。図５に示すように、エピタキシャルシ
リコンコレクタ層３上の開口１０１内には、前記実施例
と同様に、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０が形
成される。この時、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層
１０の厚さが、ベース電極用多結晶シリコン７の下方の
位置で薄くなっている点は前記の実施例と同一である。
違点は、開口１０１内に形成される選択エピタキシャル
層の構造である。図５に示すように、エピタキシャルシ
リコンコレクタ層３上の開口１０１内には、前記実施例
と同様に、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１０が形
成される。この時、アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層
１０の厚さが、ベース電極用多結晶シリコン７の下方の
位置で薄くなっている点は前記の実施例と同一である。
【００５７】このアンドープ単結晶Ｓｉ0.9Ｇｅ0.1層１
０上に、ＳｉＧｅ合金層中のＧｅ濃度が、１０％から０
％へと表面に向かうに従って低下している、Ｐ+型単結
晶グレーデッドＳｉＧｅ層ベース１８が形成されてい
る。ここでは、Ｐ+型単結晶グレーデッドＳｉＧｅ層ベ
ース１８は成長温度５９０℃、ボロン濃度７×１０18ｃ
ｍ-3の条件で、平坦部の膜厚が４５０Åに形成されてい
る。
０上に、ＳｉＧｅ合金層中のＧｅ濃度が、１０％から０
％へと表面に向かうに従って低下している、Ｐ+型単結
晶グレーデッドＳｉＧｅ層ベース１８が形成されてい
る。ここでは、Ｐ+型単結晶グレーデッドＳｉＧｅ層ベ
ース１８は成長温度５９０℃、ボロン濃度７×１０18ｃ
ｍ-3の条件で、平坦部の膜厚が４５０Åに形成されてい
る。
【００５８】ただし、ベース電極用多結晶シリコン７に
よる庇の下方位置では、Ｐ+型単結晶グレーデッドＳｉ
Ｇｅ層ベース１８の膜厚は中央の平坦部よりも厚く、約
８００Åに成長されている。このように、庇の下方位置
で厚く成長する理由としては、Ｃｌ 2添加に伴う成長抑
制効果が働き、開口直下の成長を庇の下方位置のそれよ
りも遅らせているためである。
よる庇の下方位置では、Ｐ+型単結晶グレーデッドＳｉ
Ｇｅ層ベース１８の膜厚は中央の平坦部よりも厚く、約
８００Åに成長されている。このように、庇の下方位置
で厚く成長する理由としては、Ｃｌ 2添加に伴う成長抑
制効果が働き、開口直下の成長を庇の下方位置のそれよ
りも遅らせているためである。
【００５９】このＰ+型単結晶グレーデッドＳｉＧｅ層
ベース１８の上には、前記実施例と同様に、Ｐ+型単結
晶シリコン層１２が形成される。これ以降の製造工程
は、前記実施例と同一である。
ベース１８の上には、前記実施例と同様に、Ｐ+型単結
晶シリコン層１２が形成される。これ以降の製造工程
は、前記実施例と同一である。
【００６０】本実施例では、ベース電極用多結晶シリコ
ン７による庇の下方位置で、Ｐ+型単結晶グレーデッド
ＳｉＧｅ層ベース１８の膜厚は中央の平坦部よりも厚く
形成されることにより、コレクタ・ベース間接合の劣化
は認められなかった。これは、Ｇｅ濃度が低下すると、
転移発生の臨界膜厚が急速に厚くなるためであると考え
られる。
ン７による庇の下方位置で、Ｐ+型単結晶グレーデッド
ＳｉＧｅ層ベース１８の膜厚は中央の平坦部よりも厚く
形成されることにより、コレクタ・ベース間接合の劣化
は認められなかった。これは、Ｇｅ濃度が低下すると、
転移発生の臨界膜厚が急速に厚くなるためであると考え
られる。
【００６１】この結果、ベース電極用多結晶シリコン７
とＮ型エピタキシャルシリコンコレクタ層３との間のシ
リコン酸化膜６の厚さを従来装置よりも厚くすることが
できる。すなわち、開口１０１の直下の選択エピタキシ
ャル層の厚さ合計は、８５０（＝１５０＋４５０＋２５
０）Åであり、シリコン酸化膜６の膜厚は従来装置では
約１０００Åであるのに対し、本実施例では約１４００
Åとすることができた。
とＮ型エピタキシャルシリコンコレクタ層３との間のシ
リコン酸化膜６の厚さを従来装置よりも厚くすることが
できる。すなわち、開口１０１の直下の選択エピタキシ
ャル層の厚さ合計は、８５０（＝１５０＋４５０＋２５
０）Åであり、シリコン酸化膜６の膜厚は従来装置では
約１０００Åであるのに対し、本実施例では約１４００
Åとすることができた。
【００６２】ここで、シリコン酸化膜６の膜厚が１４０
０Åとなったのは、上記の庇の下方のエピタキシャル層
の厚さが約１２５０（≒（４５０＋２５０）×８÷４．
５）Åであり、多結晶膜１３が約１５０Åと見積もって
いる。なお、上記の「４５０」及び「２５０」はそれぞ
れ単結晶グレーデッドＳｉＧｅ層ベース１８と単結晶シ
リコン層１２の中央の平坦部の膜厚（単位Å）であり、
「８／４．５」は（庇下部の成長速度／開口直下の成長
速度）で表される比である。
０Åとなったのは、上記の庇の下方のエピタキシャル層
の厚さが約１２５０（≒（４５０＋２５０）×８÷４．
５）Åであり、多結晶膜１３が約１５０Åと見積もって
いる。なお、上記の「４５０」及び「２５０」はそれぞ
れ単結晶グレーデッドＳｉＧｅ層ベース１８と単結晶シ
リコン層１２の中央の平坦部の膜厚（単位Å）であり、
「８／４．５」は（庇下部の成長速度／開口直下の成長
速度）で表される比である。
【００６３】このように、本実施例ではコレクタ・ベー
ス間接合特性を劣化させることなく、シリコン酸化膜６
を従来よりも厚く形成できるため、ベース電極用多結晶
シリコン７とシリコンコレクタ層３間で形成される寄生
容量を低減でき、よって高速性を向上できる。
ス間接合特性を劣化させることなく、シリコン酸化膜６
を従来よりも厚く形成できるため、ベース電極用多結晶
シリコン７とシリコンコレクタ層３間で形成される寄生
容量を低減でき、よって高速性を向上できる。
【００６４】なお、以上の実施例では、ＮＰＮ型トラン
ジスタについて説明したが、実施例と導電型を逆にする
ことにより、ＰＮＰ型トランジスタを形成することがで
きることは勿論である。
ジスタについて説明したが、実施例と導電型を逆にする
ことにより、ＰＮＰ型トランジスタを形成することがで
きることは勿論である。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
コレクタ層の単結晶半導体層と第１の絶縁膜とベース領
域の第１及び第２の単結晶半導体膜とのそれぞれ異なる
材料が接する開口内の境界面において、互いの熱膨張係
数の違いにより境界面にかかる歪を最小限に抑えること
ができるため、転移欠陥を生じにくくすることができ、
よってコレクタ・ベース接合特性の劣化を従来よりも抑
制することができる。
コレクタ層の単結晶半導体層と第１の絶縁膜とベース領
域の第１及び第２の単結晶半導体膜とのそれぞれ異なる
材料が接する開口内の境界面において、互いの熱膨張係
数の違いにより境界面にかかる歪を最小限に抑えること
ができるため、転移欠陥を生じにくくすることができ、
よってコレクタ・ベース接合特性の劣化を従来よりも抑
制することができる。
【００６６】また、本発明によれば、第１の単結晶半導
体膜はＳｉＧｅ合金膜であり、第２の単結晶半導体膜は
Ｇｅ濃度が表面に向かうに従って低下し、かつ、第１の
多結晶半導体膜の下方位置では厚さが中央部よりも厚い
形状のＳｉＧｅ合金膜するＳｉＧｅ合金膜とした場合に
は、第１の多結晶半導体膜と単結晶半導体層との間の第
１の絶縁膜の厚さを厚くすることができるため、第１の
多結晶半導体膜と単結晶半導体層との間で形成される寄
生容量を低減でき、その結果、高速性を向上することが
できる。
体膜はＳｉＧｅ合金膜であり、第２の単結晶半導体膜は
Ｇｅ濃度が表面に向かうに従って低下し、かつ、第１の
多結晶半導体膜の下方位置では厚さが中央部よりも厚い
形状のＳｉＧｅ合金膜するＳｉＧｅ合金膜とした場合に
は、第１の多結晶半導体膜と単結晶半導体層との間の第
１の絶縁膜の厚さを厚くすることができるため、第１の
多結晶半導体膜と単結晶半導体層との間で形成される寄
生容量を低減でき、その結果、高速性を向上することが
できる。
【図１】本発明装置の一実施例の断面図である。
【図２】本発明方法の一実施例の各工程の素子構造断面
図（その１）である。
図（その１）である。
【図３】本発明方法の一実施例の各工程の素子構造断面
図（その２）である。
図（その２）である。
【図４】本発明の一実施例と従来装置のコレクタ・ベー
ス間接合リーク特性を対比して示す図である。
ス間接合リーク特性を対比して示す図である。
【図５】本発明装置の他の実施例の断面図である。
【図６】従来装置の一実施例の断面図である。
【図７】従来方法の一例の各工程の素子構造断面図であ
る。
る。
１ Ｐ-型単結晶シリコン基板 ２ａ Ｎ+型埋め込み層 ２ｂ Ｐ+型埋め込み層 ３ シリコンコレクタ層 ４ 酸化膜 ５ コレクタ引き出し領域 ６、１４ シリコン酸化膜 ７ ベース電極用多結晶シリコン ８ コレクタ電極用多結晶シリコン ９ シリコン窒化膜 １０ アンドープ単結晶Ｓｉ0.9Ｇｅ0.1層 １１ Ｐ+型単結晶Ｓｉ0.9Ｇｅ0.1層 １２ Ｐ+型単結晶シリコン層 １３ 多結晶膜 １５ エミッタ電極用多結晶シリコン １６ Ｎ+型単結晶エミッタ １７ａ ベース電極 １７ｂ エミッタ電極 １７ｃ コレクタ電極 １８ Ｐ+型単結晶グレーデッドＳｉＧｅ層ベース
Claims (5)
- 【請求項１】 第１の導電型の単結晶半導体層上に形成
された第１の絶縁膜に選択的に開口が形成され、第２の
導電型の第１の多結晶半導体膜が前記第１の絶縁膜上
で、かつ、前記開口の全周囲から前記第１の絶縁膜の厚
さよりも長い寸法で前記開口の上方へ水平方向に伸びた
せり出し部分を有するように設けられ、前記第１の多結
晶半導体膜の表面及び側面に第２の絶縁膜が形成され、 前記開口内の前記単結晶半導体層上には、それぞれ前記
第１の多結晶半導体膜の下方位置では前記開口の端に近
付くに従って厚さが薄くなる形状の第１の単結晶半導体
膜と第２の導電型の第２の単結晶半導体膜とが順次に積
層されると共に、該第２の単結晶半導体膜上には前記第
１の多結晶半導体膜の下方位置では前記開口の端に近付
くに従って厚さが厚くなる形状の第３の単結晶半導体膜
が形成され、 前記第１の多結晶半導体膜のせり出し部分の下面から前
記開口内へ第２の導電型の第２の多結晶半導体膜が設け
られ、前記第３の単結晶半導体膜と該第２の多結晶半導
体膜とは前記第１の絶縁膜の開口段差の途中で互いに接
続されており、前記開口内において前記第２の多結晶半
導体膜の側面と前記第３の単結晶半導体膜の一部と前記
第２の絶縁膜の表面に形成された第３の絶縁膜を介して
第１の導電型の第３の多結晶半導体膜が形成されると共
に、該第３の多結晶半導体膜と前記第２の単結晶半導体
膜との間に第４の単結晶半導体膜が形成されていること
を特徴とする半導体装置。 - 【請求項２】 前記第１及び第２の単結晶半導体膜はＳ
ｉＧｅ合金膜であり、前記第２の多結晶半導体膜は、シ
リコンとＳｉＧｅ合金との多層膜であり、前記第３及び
第４の単結晶半導体膜及び前記第１及び第３の多結晶半
導体膜は、それぞれシリコンであることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記第１の単結晶半導体膜はＳｉＧｅ合
金膜であり、前記第２の単結晶半導体膜はＧｅ濃度が表
面に向かうに従って低下し、かつ、前記第１の多結晶半
導体膜の下方位置では厚さが中央部よりも厚い形状のＳ
ｉＧｅ合金膜であり、前記第２の多結晶半導体膜は、前
記第１の多結晶半導体膜の下面側に形成されるＳｉＧｅ
合金膜と該ＳｉＧｅ合金膜の下部に形成されるシリコン
膜との２層膜であり、前記第３及び第４の単結晶半導体
膜及び前記第１及び第３の多結晶半導体膜は、それぞれ
シリコンであることを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 前記単結晶半導体層は素子分離用絶縁膜
により第１の導電型で高濃度の別の単結晶半導体層と分
離され、前記第１の絶縁膜に選択的に形成された開口の
うち、分離された該単結晶半導体層上には前記第１の多
結晶半導体膜が周囲に形成された前記開口を有し、分離
された該別の単結晶半導体層上には該第１の多結晶半導
体膜が周囲に形成されていない別の開口を有し、該別の
開口内には前記第１の導電型の第４の多結晶半導体膜が
形成され、 前記第１、第３及び第４の多結晶半導体膜の表面に、そ
れぞれ第１、第２及び第３の高融点金属シリサイド膜が
形成されていることを特徴とする請求項１乃至３のうち
いずれか一項記載の半導体装置。 - 【請求項５】 第１の導電型の単結晶半導体層上に第１
の絶縁膜と選択的に第１の開口が設けられた第１の多結
晶半導体膜を順次に積層する第１の工程と、 前記第１の多結晶半導体膜の表面及び前記第１の開口の
側面にそれぞれ第２の絶縁膜を形成する第２の工程と、 前記第１の多結晶半導体膜及び前記第２の絶縁膜をマス
クとして前記第１の絶縁膜を選択的に除去することによ
り、前記第１の開口よりも大きな第２の開口を前記第１
の絶縁膜に形成すると共に、前記第１の多結晶半導体膜
に前記第１の絶縁膜の厚さよりも長い寸法で該第２の開
口の上方へ水平方向に伸びたせり出し部分を設ける第３
の工程と、 前記第２の開口内の前記単結晶半導体層上に、前記第１
の多結晶半導体膜の下方位置では前記開口の端に近付く
に従って厚さが薄くなる形状の第１の単結晶半導体膜と
第２の導電型の第２の単結晶半導体膜とを順次に積層す
ると共に、前記第１の多結晶半導体膜の露出した下面に
第２の導電型の第１の多結晶膜を成長する第４の工程
と、 前記第２の単結晶半導体膜上に前記第１の多結晶半導体
膜の下方位置では前記開口の端に近付くに従って厚さが
厚くなる形状の第３の単結晶半導体膜を形成すると同時
に、前記第１の多結晶膜の下面に第２の多結晶膜を成長
させ、該第１及び第２の多結晶膜からなる２層構造の第
２の多結晶半導体膜を形成し、これら第３の単結晶半導
体膜と該第２の多結晶半導体膜とを前記第２の開口段差
の途中で互いに接続する第５の工程と、 前記第２の開口内において前記第２の多結晶半導体膜の
側面と前記第３の単結晶半導体膜の一部と前記第２の絶
縁膜の表面に第３の絶縁膜を形成する第６の工程と、 前記第２の開口内に第１の導電型の第３の多結晶半導体
膜を形成する第７の工程と、 熱処理により該第３の多結晶半導体膜の不純物を前記第
３の単結晶半導体膜内に拡散させて第１の導電型の第４
の単結晶半導体膜を形成する第８の工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217351A JP2679639B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置及びその製造方法 |
| DE69508506T DE69508506T2 (de) | 1994-09-12 | 1995-09-11 | Bipolartransistor ohne Leckstrom durch das dünne Basisgebiet und Verfahren zur Herstellung |
| EP95114238A EP0701287B1 (en) | 1994-09-12 | 1995-09-11 | Bipolar transistor free from leakage current across thin base region and process of fabrication thereof |
| US08/526,893 US5698890A (en) | 1994-09-12 | 1995-09-12 | Semiconductor device having bipolar transistor free from leakage current across thin base region |
| KR1019950029729A KR0180325B1 (ko) | 1994-09-12 | 1995-09-12 | 얇은 베이스영역에 누설전류가 흐르지 않는 바이폴라 트랜지스터를 갖는 반도체장치 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6217351A JP2679639B2 (ja) | 1994-09-12 | 1994-09-12 | 半導体装置及びその製造方法 |
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|---|---|
| JPH0883805A true JPH0883805A (ja) | 1996-03-26 |
| JP2679639B2 JP2679639B2 (ja) | 1997-11-19 |
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|---|---|---|---|
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