JP2000269230A

JP2000269230A - 半導体装置及びその製造方法

Info

Publication number: JP2000269230A
Application number: JP11069805A
Authority: JP
Inventors: Fumihiko Sato; 文彦佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-09-29
Anticipated expiration: 2019-03-16
Also published as: JP3332079B2

Abstract

(57)【要約】【課題】遮断周波数の上昇と容量の低減とを、同時に
実現することである。【解決手段】高濃度なコレクタ領域の形成を一部の必
要な領域に制限することで、遮断周波数の低下を押さ
え、しかもコレクタ容量の上昇も抑制することを可能と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】遮断周波数の上昇と容量の低
減とを、同時に実現できる半導体装置及びその製造方法
に関するものである。

【０００２】

【従来の技術】半導体装置の高性能化、特に、バイポー
ラ・トランジスタにおける遮断周波数の向上と、寄生容
量の低減とを同時に実現するためには、単純な素子の微
細化だけではなく、不純物プロファイルの適正化と同時
にトランジスタの構造に関わるアイディアが必要とな
る。

【０００３】以下、遮断周波数の向上と、寄生容量の低
減とを同時に実現する第１の従来技術について説明す
る。この第１の従来技術は、選択的イオン注入法で高濃
度コレクタを形成する技術であり、図３２に前記第１の
従来技術に係る半導体装置の構造を示す。ここでは、エ
ピタキシャルシリコン層（その濃度は約１〜３×１０¹⁶
ｃｍ^-3のリンを含む）２０４に対して、リンをイオン注
入することで、約１×１０¹⁷ｃｍ^-3のリンを含む領域１
１６を形成する。以上の技術は、文献S. Konakaet al.,
“A 20 ps/G Si bipolar IC using advanced SST with
collector ionimplantation," in Abstract of the 19
^th Conference on Solid State Devicesand Materials,
Tokyo, 1987, pp. 331-334に開示されている。

【０００４】次に、遮断周波数の向上を実現する第２の
従来技術について説明する。この第２の従来技術はエピ
タキシャル成長法で高濃度コレクタの形成する技術であ
り、図３３に前記第２の従来技術に係る半導体装置の構
造を示す。コレクタ領域が、初めから高濃度（たとえ
ば、１〜２×１０¹⁸ｃｍ^-3のｎ型不純物を含む）の領域
１４６からなる。以上の技術は、文献E.F.Crabbe et a
l., “Vertical profileoptimization of very high fr
equency epitaxial Si- and SiGe-base bipolartransis
tors," in International Electron Devices Meeting,
1993, pp. 83-86に開示されている。

【０００５】

【発明が解決しようとする課題】遮断周波数の高い高性
能なバイポーラ・トランジスタを形成する場合に、高コ
レクタ電流密度動作までＣ−Ｂ（コレクタ−ベース）空
乏層が変調を受けないためには高濃度のコレクタを形成
する必要がある。

【０００６】しかし、単純にコレクタ濃度を上昇させて
しまうと、Ｃ−Ｂ容量が上昇してしまうのでｆ_T向上効
果が相殺し最大発振周波数ｆ_maxは改善されない。

【０００７】上記した第１の従来技術を用いてエミッタ
の直下となるコレクタ領域にリンをイオン注入した場合
の問題点を次に説明する。たとえば、加速エネルギー＝
２００ｋｅＶで注入したリンのドーズ量を変数にしてコ
レクタ-ベース間の接合歩留まりを、図３４に示す。こ
こで良品とは、１００００ケのトランジスタを並列に接
続した時、２．５Ｖをコレクタ・ベース間に逆バイアス
印加して、１ｍＡ以下のリーク電流値である時、良品と
した。図３４から明らかな様に、リンのピーク濃度が、
約２×１０¹⁷ｃｍ^-3程度以下の時、９０％以上の良品が
得られている。

【０００８】しかし、リン濃度が約３×１０¹⁷ｃｍ^-3以
上となる様にリンをイオン注入すると、結晶欠陥が発生
し、良品率が著しく低下してしまう。リン濃度が、約１
×１０¹⁸ｃｍ^-3となると、全く良品が取れない。

【０００９】この歩留まり悪化の問題点を解決する手段
として、コレクタ用エピタキシャル成長の段階で、約３
×１０¹⁷ｃｍ^-3〜約１×１０¹⁸ｃｍ^-3のリンを初めから
ドープしておく方法がある。しかし、この第２の従来技
術では、Ｃ−Ｂ容量が著しく上昇してしまう。この関係
を図３５に示す。この様に、容量が増加してしまう原因
は、本来高濃度化させる必要が無い領域（＝エミッタ直
下以外のコレクタ領域）までも、コレクタ濃度が高いた
めである。

【００１０】

【課題を解決するための手段】本発明によれば、半導体
基板を有する半導体装置において、前記半導体基板表面
の一部に形成された第１濃度を有する第１導電型埋め込
み層と、前記第１濃度を有する第１導電型埋め込み層に
達する開口部と、該開口部側面に形成された絶縁膜と、
前記開口部によって囲まれた内部領域に形成された第１
の第１導電型単結晶層と、前記第１濃度を有する第１導
電型単結晶層の上に形成された表面の位置が少なくとも
該絶縁膜よりも上である第２の第１導電型単結晶層３２
と、該絶縁膜の周囲に表面の位置が第２の第１導電型単
結晶膜とほぼ同じである第３の第１導電型単結晶膜と、
該絶縁膜の上に及び第２、第３の第１導電型単結晶膜上
に形成された第２濃度を有する第１導電型単結晶膜と、
該第２濃度を有する第１導電型単結晶膜上に形成された
第２導電型単結晶膜と、を有し、該第２導電型単結晶膜
がベースであることを特徴とする半導体装置が得られ
る。

【００１１】又、本発明によれば、半導体基板表面の一
部に形成された第１濃度を有する第１導電型埋め込み層
と、前記第１濃度を有する第１導電型埋め込み層の表面
に形成された第３濃度を有する第１導電型の半導体層
と、前記第１濃度を有する第１導電型埋め込み層に達す
る開口部と、該開口部側面に形成された絶縁酸化膜と、
絶縁膜の上に形成された第２濃度を有する第１導電型単
結晶膜と、前記開口部によって囲まれた内部領域に形成
された第１濃度を有する第１導電型単結晶層と、前記第
１濃度を有する第１導電型単結晶層の上に形成された第
２濃度を有する第１導電型単結晶層とを有することを特
徴とする半導体装置が得られる。

【００１２】又、本発明によれば、シリコン基板を有す
る半導体装置において、前記シリコン基板表面の一部に
形成された第１濃度を有する第１導電型埋め込み層と、
前記第１濃度を有する第１導電型埋め込み層の表面に形
成された第３濃度を有する第１導電型のエピタキシャル
・シリコン層と、前記第１濃度を有する第１導電型埋め
込み層に達する開口部と、該開口部側面に形成されたシ
リコン酸化膜と、シリコン酸化膜の上に形成された第２
濃度を有する第１導電型単結晶シリコン膜と、前記開口
部によって囲まれた内部領域に形成された第１濃度を有
する第１導電型単結晶シリコン層と、前記第１濃度を有
する第１導電型単結晶シリコン層の上に形成された第２
濃度を有する第１導電型単結晶シリコン層とを有し、高
濃度なコレクタ領域の形成を一部の必要な領域に制限す
ることで遮断周波数の低下を押さえ、コレクタ容量の上
昇も抑制することを可能とすることを特徴とする半導体
装置が得られる。

【００１３】又、本発明によれば、シリコン基板を有す
る半導体装置を製造する半導体装置の製造方法におい
て、前記シリコン基板表面の一部に、第１濃度を有する
第１導電型埋め込み層を形成し、前記第１濃度を有する
第１導電型埋め込み層の表面に第３濃度を有する第１導
電型のエピタキシャル・シリコン層を形成し、第１濃度
を有する第１導電型埋め込み層に達するように開口部を
形成し、該開口部側面にシリコン酸化膜を形成し、該シ
リコン酸化膜の上部を除去し、その露出した部分に第２
濃度を有する第１導電型単結晶シリコン膜を形成し、前
記開口部によって囲まれた内部領域に前記第１濃度を有
する第１導電型単結晶シリコン層を形成し、さらにその
上には前記第２濃度を有する第１導電型単結晶シリコン
層を形成することを特徴とする半導体装置の製造方法が
得られる。

【００１４】又、本発明によれば、シリコン基板を有す
る半導体装置において、前記シリコン基板の一部に形成
された第１濃度を有する第１導電型埋め込み層と、素子
分離用膜よりも内側のトランジスタを形成する領域に形
成された開口部と、該開口部側面に形成されたシリコン
酸化膜と、該シリコン酸化膜の上に形成された第２濃度
を有する第１導電型単結晶シリコン膜と、前記開口部に
よって囲まれた内部領域に形成された第２濃度を有する
第１導電型の単結晶シリコンと、第２濃度を有する第１
導電型の単結晶シリコンの上に形成された第２濃度を有
する第１導電型の単結晶シリコン・ゲルマニウムと、金
属コレクタ電極が形成される直下の領域に形成された第
１濃度を有する第１導電型のコレクタ引き出し用単結晶
シリコン領域を有することを特徴とする半導体装置が得
られる。

【００１５】又、本発明によれば、シリコン基板を有す
る半導体装置において、前記シリコン基板の一部に、互
いに接触しないように形成された第１濃度を有する第１
導電型埋め込み層及び第１濃度を有する第２導電型埋め
込み層と、前記第１濃度を有する第１導電型埋め込み層
２の表面及び該埋め込み層が存在していない領域のシリ
コン基板の表面に形成された第３濃度を有する第２導電
型のエピタキシャル・シリコン層と、前記第２導電型埋
め込み層の上に形成された素子分離用膜と、該素子分離
用膜よりも内側のトランジスタを形成する領域に形成さ
れ、前記第１濃度を有する第１導電型埋め込み層に達す
る開口部と、該開口部側面に形成されたシリコン酸化膜
と、該シリコン酸化膜の上に形成された第２濃度を有す
る第１導電型単結晶シリコン膜と、前記開口部によって
囲まれた内部領域に形成された第２濃度を有する第１導
電型の単結晶シリコンと、第２濃度を有する第１導電型
の単結晶シリコンの上に形成された第２濃度を有する第
１導電型の単結晶シリコン・ゲルマニウムと、金属コレ
クタ電極が形成される直下の領域に形成された第１濃度
を有する第１導電型のコレクタ引き出し用単結晶シリコ
ン領域を有することを特徴とする半導体装置が得られ
る。

【００１６】又、本発明によれば、シリコン基板を有す
る半導体装置において、前記シリコン基板の一部に、互
いに接触しないように形成された第１濃度を有する第１
導電型埋め込み層及び第１濃度を有する第２導電型埋め
込み層と、前記第１濃度を有する第１導電型埋め込み層
の表面及び該埋め込み層が存在していない領域のシリコ
ン基板の表面に形成された第３濃度を有する第２導電型
のエピタキシャル・シリコン層と、前記第２導電型埋め
込み層の上に形成された素子分離用膜と、該素子分離用
膜よりも内側のトランジスタを形成する領域に形成さ
れ、前記第１濃度を有する第１導電型埋め込み層に達す
る開口部と、該開口部側面に形成されたシリコン酸化膜
と、該シリコン酸化膜の上に形成された第２濃度を有す
る第１導電型単結晶シリコン膜と、前記開口部によって
囲まれた内部領域に形成された第２濃度を有する第１導
電型の単結晶シリコンと、第２濃度を有する第１導電型
の単結晶シリコンの上に形成された第２濃度を有する第
１導電型の単結晶シリコン・ゲルマニウムと、金属コレ
クタ電極が形成される直下の領域に形成された第１濃度
を有する第１導電型のコレクタ引き出し用単結晶シリコ
ン領域を有し、高濃度なコレクタ領域の形成を一部の必
要な領域に制限することで遮断周波数の低下を押さえ、
コレクタ容量の上昇も抑制することを可能とすることを
特徴とする半導体装置が得られる。

【００１７】又、本発明によれば、シリコン基板を有す
る半導体装置を製造する半導体装置の製造方法におい
て、前記シリコン基板の一部に、互いに接触しないよう
に第１濃度を有する第１導電型埋め込み層２及び第１濃
度を有する第２導電型埋め込み層を形成し、前記第１濃
度を有する第１導電型埋め込み層の表面及び該埋め込み
層が存在していない領域のシリコン基板の表面に第３濃
度を有する第２導電型のエピタキシャル・シリコン層を
形成し、前記第２導電型埋め込み層の上に素子分離用膜
を形成し、該素子分離用膜よりも内側のトランジスタを
形成する領域に、かつ前記第１濃度を有する第１導電型
埋め込み層に達するように開口部を形成し、該開口部側
面にシリコン酸化膜を形成し、該シリコン酸化膜の上部
を除去し、その露出した部分に第２濃度を有する第１導
電型単結晶シリコン膜を形成し、前記開口部によって囲
まれた内部領域に第２濃度を有する第１導電型の単結晶
シリコンを形成し、第２濃度を有する第１導電型の単結
晶シリコンの上に第２濃度を有する第１導電型の単結晶
シリコン・ゲルマニウムを形成し、金属コレクタ電極が
形成される直下の領域に第１濃度を有する第１導電型の
コレクタ引き出し用単結晶シリコン領域を形成すること
を特徴とする半導体装置の製造方法が得られる。

【００１８】又、本発明によれば、シリコン基板を有す
る半導体装置において、前記シリコン基板の一部に、互
いに接触しないように形成された第１濃度を有する第１
導電型埋め込み層及び第１濃度を有する第２導電型埋め
込み層と、前記第１濃度を有する第１導電型埋め込み層
の表面及び該埋め込み層が存在していない領域のシリコ
ン基板の表面に形成された第３濃度を有する第２導電型
のエピタキシャル・シリコン層と、前記第２導電型埋め
込み層の上に形成された素子分離用膜と、該素子分離用
膜よりも内側のトランジスタを形成する領域に形成さ
れ、前記第１濃度を有する第１導電型埋め込み層に達す
る開口部と、該開口部側面に形成されたシリコン酸化膜
と、該シリコン酸化膜の上に、かつエミッタ直下となら
ない領域に形成された第３濃度を有する第１導電型シリ
コン膜・ゲルマニウムと、該シリコン酸化膜の上に、か
つエミッタ直下となる領域に形成された第２濃度を有す
る第１導電型シリコン膜・ゲルマニウムと、前記開口部
によって囲まれた内部領域に形成された第２濃度を有す
る第１導電型の単結晶シリコンと、第２濃度を有する第
１導電型の単結晶シリコンの上に形成された第２濃度を
有する第１導電型の単結晶シリコン・ゲルマニウムと、
金属コレクタ電極が形成される直下の領域に形成された
第１濃度を有する第１導電型のコレクタ引き出し用単結
晶シリコン領域を有することを特徴とする半導体装置が
得られる。

【００１９】さらに、本発明によれば、前記素子分離用
膜はロコス酸化膜であることを特徴とする半導体装置が
得られる。

【００２０】さらに、本発明によれば、前記第１導電型
はｎ型であり、前記第２導電型はｐ型であることを特徴
とする半導体装置が得られる。

【００２１】さらに、本発明によれば、前記第１導電型
はｐ型であり、前記第２導電型はｎ型であることを特徴
とする半導体装置が得られる。

【００２２】さらに、本発明によれば、前記第１濃度は
前記第２濃度より高く、前記第２濃度は前記第３濃度よ
り高いことを特徴とする半導体装置が得られる。

【００２３】さらに、本発明によれば、前記素子分離用
膜はロコス酸化膜であることを特徴とする半導体装置の
製造方法が得られる。

【００２４】さらに、本発明によれば、前記第１導電型
はｎ型であり、前記第２導電型はｐ型であることを特徴
とする半導体装置の製造方法が得られる。

【００２５】さらに、本発明によれば、前記第１導電型
はｐ型であり、前記第２導電型はｎ型であることを特徴
とする半導体装置の製造方法が得られる。

【００２６】さらに、本発明によれば、前記第１濃度は
前記第２濃度より高く、前記第２濃度は前記第３濃度よ
り高いことを特徴とする半導体装置の製造方法が得られ
る。

【００２７】さらに、本発明によれば、前記シリコン酸
化膜の膜厚は前記ロコス酸化膜の厚さの半分程度である
ことを特徴とする半導体装置が得られる。

【００２８】

【発明の実施の形態】本発明の第１の実施の形態に関し
て、図面を参照して説明する。ここでは縦型バイポーラ
・トランジスタとしてｎｐｎ型を用い、実施例を説明す
る。逆の導電型（ｐｎｐ）の組み合わせへも本発明は適
用可能である。

【００２９】図１は、本発明の第１の実施の形態に係る
半導体装置の縦断面図を示している。結晶の面方位が
（１００）であり、その抵抗率が１０から２０Ω・ｃｍ
であるｐ^-型シリコン基板１を用いる。もちろん、結晶
面方位がこれ以外でもトランジスターは作成可能であ
り、抵抗率も使用目的によって変更される。

【００３０】このシリコン基板表面の一部には、約２μ
ｍ厚の、ｎ⁺型埋め込み層２がある。この領域には砒素
が、約２〜５×１０¹⁹ｃｍ^-3である。更に、ｐ⁺型埋め
込み層３がある。この領域にはボロンがドープされてい
て、濃度や厚さはｎ⁺型埋め込み層２と同程度である。
別の導電型の埋め込み層どうしは、お互いに接触せずに
配置される。

【００３１】この埋め込み層の表面、及び埋め込み層が
存在していない領域のシリコン基板の表面に、ｎ^-型の
エピタキシャル・シリコン層４がある。ここには、リン
がドープされていて、その濃度は、約２×１０¹⁶ｃｍ^-3
の領域が、約０．７μｍである。通常のＬＯＣＯＳ法
（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃ
ｏｎ）によって形成した素子分離用のロコス酸化膜５は
（酸化膜の厚さは、約０．８μｍ）、ｐ⁺型埋め込み層
３の上に形成される。

【００３２】ロコス酸化膜よりも内側のトランジスタを
形成する領域には、ｎ⁺型埋め込み層２に達した浅いト
レンチ（トレンチ幅は、約３００オングストローム）１
０１が形成され、そのトレンチ内部の下部にはシリコン
酸化膜６が埋設される。

【００３３】浅いトレンチ１０１によって囲まれた内部
領域には、ｎ⁺型埋め込み層２に接してｎ⁺型単結晶シリ
コン層３１があり、さらにその上にはｎ型単結晶シリコ
ン層３２が存在する。

【００３４】金属コレクタ電極が形成される直下の領域
は、ｎ^-型のエピタキシャル・シリコン層４が高濃度ド
ープされたｎ⁺型コレクタ引き出し用単結晶シリコン領
域８が存在する。ここまでの状態をシリコン基体１００
と呼ぶ。

【００３５】このシリコン基体１００の上にシリコン酸
化膜１０（膜厚が約１０００オングストローム）があ
る。さらにこのシリコン酸化膜の上の一部領域には、ベ
ース電極用ｐ⁺型多結晶シリコン１１（厚さが約２５０
０オングストローム、ボロン濃度が約２×１０²⁰ｃ
ｍ^-3）がある。

【００３６】これらのシリコン酸化膜１０、及び、ベー
ス電極用ｐ⁺型多結晶シリコン１１は、シリコン窒化膜
１２（膜厚が約１５００オングストローム）によって被
覆されている。ベース電極用ｐ⁺型多結晶シリコン１１
の内部の一部領域には、シリコン酸化膜１０に開口１０
２が形成されている。

【００３７】この開口１０２内部のｎ^-型のエピタキシ
ャル・シリコン層４，シリコン酸化膜６，及びｎ型単結
晶シリコン層３２の上には、ｎ型コレクタ用単結晶シリ
コン層３３が存在する。更にその上には、ｐ型単結晶シ
リコン層（＝ベース領域）３４が存在する。ｐ型単結晶
シリコン層（＝ベース）３４は、ｐ型多結晶シリコン層
３５を介して、ベース電極用ｐ⁺型多結晶シリコン１１
に接続している。

【００３８】ベース領域の上は、側壁としてシリコン酸
化膜１７によって、多結晶シリコン３５は被覆されてい
る。このシリコン酸化膜１７によって形成された開口内
部に、エミッタ電極用多結晶シリコン１８がある。エミ
ッタ電極用多結晶シリコン１８からのｎ型不純物拡散に
よってエミッタ領域３６が形成されている。これらの表
面は、シリコン酸化膜２０によって被覆されている。エ
ミッタ電極用多結晶シリコン、ベース電極用多結晶シリ
コン、コレクタ引き出し領域には、コンタクト用開口が
形成され、これらの開口には、エミッタ用アルミニウム
合金電極２１−ａ、ベース用アルミニウム合金電極２１
−ｂ、コレクタ用アルミニウム合金電極２１−ｃが形成
されている。

【００３９】以下、上記した半導体装置の動作、すなわ
ち主要な製造工程について各工程の縦断面図を用いなが
ら詳細に説明する。図２に示すように、（１００）結晶
面をもち、抵抗率が約１０から２０Ω・ｃｍであるｐ^-
型シリコン基板１を用いる。まずシリコン基板の表面領
域にｎ⁺型埋め込み層２及びｐ⁺型埋め込み層３を形成す
る。その方法は、シリコン基板１上に、通常のＣＶＤ法
または熱酸化法により、シリコン酸化膜（図示せず）を
形成する。

【００４０】シリコン酸化膜は、数１０００オングスト
ローム（３０００オングストロームから７０００オング
ストロームの厚さが適しており、例えば５０００オング
ストロームを例として説明）のシリコン酸化膜を形成
後、通常のフォトリソグラフィー方法によって、シリコ
ン酸化膜上にフォトレジスト（図示せず）をパターニン
グする。このフォトレジストをマスク材として、通常の
ウエット・エッチング法により（すなわちＨＦ系の液を
用いて）、表面のシリコン酸化膜を選択的に除去する。

【００４１】引き続き有機系溶液を用いてフォトレジス
トを除去した後、次にフォトリソグラフィー工程での位
置あわせのためにシリコン酸化膜開口内部のシリコン基
板表面を２００オングストローム〜５００オングストロ
ーム酸化した後、砒素のイオン注入によりシリコン酸
化膜が薄い領域のシリコン基板に砒素を選択的に導入す
る。イオン注入の加速エネルギーは、マスク材となるシ
リコン酸化膜を突き抜けない程度に低い必要がある。ま
た、イオン注入する不純物の量としては、埋め込み層の
不純物濃度が、１×１０¹⁹ｃｍ^-3台となる条件が適当で
あり、エネルギー７０ｋｅＶ、５×１０¹⁵ｃｍ^-2を用い
た（注入条件としては、例えば、エネルギー５０ｋｅＶ
〜１２０ｋｅＶで、ドース量５×１０¹⁵〜２×１０¹⁶ｃ
ｍ^-2が適当である）。

【００４２】次にイオン注入された際の損傷回復、砒素
の活性化、及び押し込みの為に、１０００℃〜１１５０
℃の温度で処理する（ここでは、１１００℃、２時間、
窒素雰囲気中の熱処理をした）。この様にしてｎ⁺型埋
め込み層２が形成される。５０００オングストローム厚
のシリコン酸化膜をＨＦ系の液で全て除去し、酸化によ
る１０００オングストローム厚のシリコン酸化膜（５０
０オングストローム〜２５００オングストロームの厚さ
が適当）の形成、フォトレジストのパターニング、ボロ
ンのイオン注入（５０ＫｅＶ、１×１０¹⁴ｃｍ^-2）、レ
ジストの除去、活性化の熱処理（１０００℃、１時間、
窒素雰囲気中）を行いチャンネルストッパー用ｐ⁺型埋
め込み層３を形成する。

【００４３】次にシリコン酸化膜を全面除去した後に、
通常の方法によってｎ^-型シリコンエピタキシャル層４
を形成する。成長温度は、９５０℃〜１０５０℃が適当
であり原料ガスは、ＳｉＨ₄またはＳｉＨ₂Ｃｌ₂を用い
る。ドーピングガスとしてＰＨ₃を用い、５×１０¹⁵〜
５×１０¹⁶ｃｍ^-3の不純物（＝リン）を含有し、厚さが
０．３μｍ〜１．３μｍが適当である。ここでは、２×
１０¹⁶ｃｍ^-3以下の濃度の厚さが、約０．７μｍであっ
た。この様にして、埋め込み層上に、ｎ^-型シリコンエ
ピタキシャル層４を形成する。

【００４４】次に素子分離のためのロコス酸化膜５を形
成する。まずエピタキシャル層４の表面に２００オング
ストローム〜５００オングストロームの熱酸化膜（図示
せず）を形成し、シリコン窒化膜（図示せず）を厚さ７
００オングストローム〜１５００オングストローム形成
する。引き続きフォトリソグラフィによってフォトレジ
スト（図示せず）をパターニングして、ドライエッチン
グによりシリコン窒化膜及びシリコン酸化膜を除去す
る。引き続き、シリコン・エピタキシャル層４もエッチ
ングして溝を形成する。溝の深さ（＝エッチングするシ
リコンの深さ）は、ロコス法で形成される酸化膜厚の半
分程度が適当である。

【００４５】フォトレジストを除去後、素子領域は、シ
リコン窒化膜により保護された状態で酸化することによ
り素子分離のためのシリコン酸化膜すなわちロコス酸化
膜５が形成される。ロコス酸化膜は、チャンネルストッ
パー用埋め込み層３に達する厚さが適当であり、たとえ
ば３０００オングストローム〜１００００オングストロ
ームである。ここでは、約８０００オングストロームで
あった。シリコン窒化膜は、熱したリン酸によって取り
除く。

【００４６】引き続き、通常のフォトリソグラフィーで
フォトレジストのパターン（図示せず）を形成し、この
フォトレジストをマスク材にして、異方性ドライ・エッ
チングする（シリコン酸化膜エッチング→シリコン・エ
ッチングの順番でエッチング）。この結果、レジストの
無い領域のシリコン酸化膜、エピタキシャルシリコン層
４，がエッチングされて、開口１０１が形成される。

【００４７】引き続き、酸化する。シリコンの酸化速度
は不純物濃度依存性を有している。ここでは、開口１０
１の側面に約４００オングストロームのシリコン酸化膜
が形成される条件とした。この時、開口１０１の底面に
は、少し厚い酸化膜が形成される。ここで、開口１０１
の側面に形成されるシリコン酸化膜の厚さは、後の工程
で形成するｎ型シリコン膜３３の膜厚と同程度の厚さと
なっている条件が適する。

【００４８】引き続き、異方性ドライ・エッチングによ
って、開口１０１の底面にあるシリコン酸化膜を完全に
除去する。更に、このエッチングの際にシリコン表面に
結晶配列の乱れが形成されてしまうので、この損傷領域
を低パワーのシリコン・エッチングによって除去する。

【００４９】次に、図３を参照して、ｎ⁺型シリコンの
選択的結晶成長の段階について説明する。成長条件とし
ては、ＬＰＣＶＤ法、ガスソースＭＢＥ法なども可能で
あるが、ここでは、超高真空化学気相成長(Ultra High
Vacuum-Chemical Vapor Deposition: ＵＨＶ-ＣＶＤ)法
を例として説明する。

【００５０】この成長方法の詳細は、本発明者が共著者
である論文、 M. Sugiyama et al.,“A 1.3-μm operat
ion Si-based planar P-I-N photodiode with Ge absor
ption layer using strain-relaxing selective epitax
ial growth technology"， Extended abstract of the
1998 International Conference on Solid State Devic
es and Materials, Hiroshima, 1998, pp. 384-385. に
詳しく述べられている。

【００５１】基板温度６０５℃、Ｓｉ₂Ｈ₆流量３ｓｃｃ
ｍ、Ｃｌ₂流量０．０３ｓｃｃｍが条件の一例である。
リンをドープするために、成長の際、ＰＨ₃も使用す
る。ＰＨ₃の流量は、その濃度が、約１×１０¹⁹ｃｍ^-3
となる条件とする。この結果、開口１０１の底に、ｎ⁺
型単結晶シリコン膜３１が形成される。

【００５２】以下、図４を参照して、ｎ型シリコンの選
択的結晶成長の段階について説明する。ここでは引き続
き、ＵＨＶ-ＣＶＤ法を例として説明する。基板温度６
０５℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ、Ｃｌ₂流量０．０３
ｓｃｃｍを用いる点は同じである。ただし、リンの濃度
が、約１×１０¹⁸ｃｍ^-3となる条件のＰＨ₃の流量とす
る。この段階では、成長した結晶がロコス酸化膜５の上
にせり出して台地を形成し、ｎ型シリコン膜３２−ａと
なる。次いで、図５に示すように、シリコンの化学的機
械的研磨、略称ＣＭＰ（ケミカルメカニカルポリッシン
グ）技術によって表面を平坦化すると、ｎ型シリコン膜
３２となる。

【００５３】次に、図６を参照して、ベース、エミッタ
が形成される開口にシリコン窒化膜の側壁を形成した段
階について述べる。コレクタ抵抗を下げるためにｎ⁺型
コレクタ引き出し領域８を形成する。まず、開口を埋設
したシリコン層３２の表面を少し酸化する。この時、ロ
コス酸化膜以外の領域のシリコン酸化膜とほぼ同程度の
酸化膜を形成する。次に表面を、シリコン酸化膜１０で
覆う。その膜厚としては、５００オングストローム〜３
０００オングストロームが適当であり、ここでは、１３
００オングストロームであった。このシリコン酸化膜１
０には、通常のフォトリソグラフィーによってフォトレ
ジストのパターン（図示せず）を形成し、このフォトレ
ジストをマスク材として、イオン注入法によってコレク
タ引き出し領域にリンをドープする。

【００５４】すなわち、リンを加速エネルギー１００Ｋ
ｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオン注入す
る。フォトレジスト除去後、注入されたリンの活性化及
びイオン注入損傷回復のために、熱処理として、９００
℃、５分の窒素雰囲気中でランプ加熱による急速熱処理
(Rapid Thermal Annealing:ＲＴＡ処理)する。以上によ
りシリコン基体１００が構成される。

【００５５】次に、減圧化学気相成長（ＬＰＣＶＤ）法
によって無添加ポリシリコンを堆積する。ポリシリコン
の厚さとしては、１５００オングストローム〜３５００
オングストロームが適当であり、ここでは２５００オン
グストロームであった。このポリシリコンには、ボロン
をイオン注入する。注入エネルギーは、ポリシリコンを
突き抜けない程度に低いエネルギーであり、ドーズ量は
不純物濃度が約１×１０²⁰ｃｍ^-3となる程度に高濃度に
なる必要がある。ここでは、１０ＫｅＶ、１×１０¹⁶ｃ
ｍ^-2であった。次にフォトレジストをパターニングした
後ドライエッチングにより不要なポリシリコンを除去す
る。この様にしてｐ⁺型ベース電極用ポリシリコン１１
が形成される。これらの全面を約１５００オングストロ
ームの膜厚のＬＰＣＶＤ法によるシリコン窒化膜１２で
被覆する。通常のフォトリソグラフィーと異方性ドライ
エッチによって、シリコン窒化膜１２と、ベース電極用
ポリシリコン１１に開口を形成し、引き続きフォトレジ
ストを除去する。ＬＰＣＶＤ法でシリコン窒化膜堆積
後、引き続き、異方性ドライエッチング法によって、直
前に堆積させたシリコン窒化膜の厚さ分だけエッチバッ
クさせ、シリコン酸化膜１０を表出させる。

【００５６】次に、図７を参照して、ベース形成直前の
段階について説明する。引き続き、ＨＦ系溶液によって
シリコン酸化膜１０を横方向へエッチングさせ、ｎ^-型
コレクタ用エピタキシャル・シリコン層４、ｎ型シリコ
ン層３２及び、ベース電極用ポリシリコン１１の下面を
露出させた段階の縦断面図である。シリコン酸化膜１０
の横方向へのエッチングによりベース電極用ポリシリコ
ンの露出される寸法は、将来形成する真性ベースの厚さ
分よりも、少なくとも長くなっている必要がある。この
ように寸法を定めた理由は、（１）横方向へのエッチン
グ寸法がベース膜厚よりも小さいと、この接続部分の抵
抗が真性ベースの抵抗と同程度に大きくなってしまうこ
とであり、（２）横方向へのエッチング寸法がベース電
極用ポリシリコン膜厚よりも大きくしても、電流は真性
ベース近傍のグラフト・ベース領域を流れるので抵抗は
低減されず、かえって接合容量の増大によって特性の低
下を引き起こしてしまうことである。ここでグラフト・
ベースとはベース電極用ポリシリコンとエピタキシャル
成長されたベースとの間の領域を呼ぶ。

【００５７】また、このサイドエッチ寸法はベース電極
用ポリシリコンの膜厚よりも短くてよいので、ここでは
約２０００オングストロームの寸法分、ベース電極用ポ
リシリコン１１の下面を露出されている。このエッチン
グの時、同時に、浅いトレンチ１０１の溝を埋設してい
るシリコン酸化膜６の上部が除去される。

【００５８】次に、図８を参照してコレクタ形成段階に
ついて説明する。図８は選択的結晶成長法によってコレ
クタを形成した段階の断面図である。成長条件として
は、ここではＵＨＶ／ＣＶＤ法を例として説明する。基
板温度６０５℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ、が条件の一
例である。成長膜にはリンをドープ（約１×１０¹⁸ｃｍ
^-3）する。この時、ベース電極用ポリシリコンせり出し
部分の下面からコレクタ領域を構成するシリコンコレク
タ層４に向かってｎ型の多結晶Ｓｉ膜３５−ａが形成さ
れる。

【００５９】一方、シリコンコレクタ層４，および、３
２の上、および、浅いトレンチ溝のシリコン酸化膜６の
除去された溝内部の露出した部分にはｎ型単結晶Ｓｉ膜
３３が形成されている。この時、仮にファセットが発生
しても事実上問題ない。成長膜厚は、約３０ｎｍであ
る。

【００６０】次に、図９を参照してコレクタ形成段階に
ついて説明する。引き続き、ｐ⁺型ポリシリコン１１の
下面に形成されたｎ型多結晶Ｓｉ膜３５−ａを高濃度に
ボロン（このボロンは、ｐ⁺型多結晶シリコン１１から
拡散される）を添加するために、熱処理をすることによ
りｐ⁺型多結晶Ｓｉ膜３５−ｂとする。

【００６１】次に、図１０を参照して、ベース形成段階
について説明する。引き続き、選択エピタキシャル成長
法によって、真性ベースを形成する。真性ベース層３４
は７０ｎｍの厚さのＳｉ層からなる。このＳｉ層は２層
から構成され、層の厚さが４０ｎｍ（ボロンが５×１０
¹⁸ｃｍ^-3）と、その上にＳｉ層が３０ｎｍ（ボロンが５
×１０¹⁷ｃｍ^-3）存在する。この成長の際、同時にｐ型
多結晶Ｓｉ層３５−ｂの表面にも、ｐ型多結晶３５−ｃ
が成長する（この多結晶３５−ｂと、３５−ｃとを合わ
せて、以後、ｐ型多結晶Ｓｉ層３５と呼ぶ）。

【００６２】全ての成長が終了した段階で、ベース３４
は、ｐ型多結晶Ｓｉ層３５と接触する。ＬＰＣＶＤ法に
よるシリコン酸化膜の堆積と異方性エッチングによって
開口の側面にシリコン酸化膜からなる側壁１７を形成す
る。ＬＰＣＶＤ法により、砒素添加ポリシリコンを約２
５００オングストローム堆積させる。更に、フォトリソ
グラフィーと異方性ドライエッチによってポリシリコン
をパターニングする。この様にして、ｎ⁺型エミッタ電
極用ポリシリコン１８が形成される。熱処理（例えば、
１０３０℃、１０秒）を行い、エミッタ電極用ポリシリ
コンから、真性ベース３４領域へ砒素が拡散されて、ｎ
⁺型単結晶エミッタ領域３６が形成される。

【００６３】引き続き、ウエハー全体を約８０００オン
グストローム厚さのシリコン酸化膜２０で被覆させる。
絶縁膜のＣＭＰ（化学的機械的研磨法）によって表面を
平坦化させる。さらに、フォトリソグラフィーと異方性
ドライエッチによってエミッタ電極用ポリシリコン１
８、ベース電極用ポリシリコン１１、コレクタ引き出し
領域８，に達する開口を形成する。フォトレジスト除去
後、アルミニウム合金のスパッタ、フォトレジストのパ
ターニングとドライエッチとによるパターニングをすれ
ば、図１の半導体装置が形成される。

【００６４】次に、本発明の第２の実施の形態につい
て、図面を参照して説明する。ここでは縦型バイポーラ
・トランジスタとしてｎｐｎ型を用い実施例を説明す
る。尚、第１の実施の形態と同じく逆の導電型（ｐｎ
ｐ）の組み合わせへも適用可能である。

【００６５】図１１は、本発明の第２実施の形態となる
半導体装置の平面図であり、縦型ｎｐｎバイポーラ・ト
ランジスタのレイアウトを示し、図１２及び図１３はそ
れぞれ図１１のＡ−Ａ′線断面図及びＢ−Ｂ′線断面図
を示している。ここでは、ロコス端、ベース電極用多結
晶シリコン、エミッタ電極用コンタクト開口、ベース電
極用コンタクト開口、コレクタ電極用コンタクト開口、
が示される。

【００６６】図１２において、シリコン基板１の一部に
は、ｎ⁺型埋め込み層２、ｐ⁺型埋め込み層３がある。別
の導電型の埋め込み層どうしは、お互いに接触せずに配
置される。図１３において、結晶の面方位が（１００）
であり、その抵抗率が１０から２０Ω・ｃｍであるｐ^-
型シリコン基板１を用いる。もちろん、結晶面方位がこ
れ以外でもトランジスターは作成可能であり、抵抗率も
使用目的によって変更される。このシリコン基板表面の
一部には、数μｍ厚の領域に、ｎ⁺型埋め込み層２があ
る。更に、ｐ⁺型埋め込み層３がある。別の導電型の埋
め込み層どうしは、お互いに接触せずに配置される。

【００６７】この埋め込み層の表面、及び埋め込み層が
存在していない領域のシリコン基板の表面に、ｎ^-型の
エピタキシャル・シリコン層４があり、通常のＬＯＣＯ
Ｓ法によって形成した素子分離用のロコス酸化膜５が、
ｐ⁺型埋め込み層３に接して形成される。ロコス酸化膜
５よりも内側のトランジスタを形成する領域には、開口
（浅いトレンチ）１０１が形成され、その内部はシリコ
ン酸化膜６が埋設される。

【００６８】浅いトレンチ１０１によって囲まれた内部
領域には、ｎ型単結晶シリコン９、ｎ型単結晶シリコン
・ゲルマニウム７が存在する。金属コレクタ電極が形成
される直下の領域は、ｎ^-型のエピタキシャル・シリコ
ン層４が高濃度ドープされたｎ⁺型コレクタ引き出し用
単結晶シリコン領域８が存在する。ここまでの状態をシ
リコン基体２００と呼ぶ。

【００６９】このシリコン基体２００の上にシリコン酸
化膜１０がある。さらにこのシリコン酸化膜の上の一部
領域には、ベース電極用ｐ⁺型多結晶シリコン１１があ
る。これらのシリコン酸化膜１０、及び、ベース電極用
ｐ⁺型多結晶シリコン１１は、シリコン窒化膜１２によ
って被覆されている。ベース電極用ｐ⁺型多結晶シリコ
ン１１の内部の一部領域には、開口１０１が形成されて
いる。その開口から等距離だけ広がった位置のシリコン
酸化膜１０に開口１０２がある。

【００７０】開口１０１内部のｎ^-型のエピタキシャル
・シリコン層４、及び、ｎ型単結晶シリコン・ゲルマニ
ウム７の上には、ｎ型コレクタ用単結晶シリコン・ゲル
マニウム層１３、及びその上には、傾斜Ｇｅ組成からな
る単結晶シリコン・ゲルマニウム合金ベースとその上に
単結晶Ｓｉとからなる領域１４が存在する。ここで傾斜
Ｇｅ組成とは、Ｇｅ濃度が表面に向かって減少していく
プロファイルのことである。

【００７１】単結晶シリコン・ゲルマニウム合金ベース
領域１４は、多結晶シリコン・ゲルマニウム合金膜と多
結晶Ｓｉ膜との複合膜１５を介して、ベース電極用ｐ⁺
型多結晶シリコン１１に接続している。ベース領域の上
は、側壁としてシリコン酸化膜１７によって、多結晶シ
リコン・ゲルマニウム合金膜１５は被覆されている。こ
のシリコン酸化膜１７によって形成された溝内部に、エ
ミッタ電極用多結晶シリコン１８がある。エミッタ電極
用多結晶シリコン１８からのｎ型不純物拡散によってエ
ミッタ領域１９が形成されている。これらの表面は、シ
リコン酸化膜２０によって被覆されている。エミッタ電
極用多結晶シリコン、ベース電極用多結晶シリコン、コ
レクタ引き出し領域には、それぞれ、コンタクト用の開
口が形成されている。ベースコンタクト用開口１０４に
はエミッタ用アルミニウム合金電極２１−ａが、開口１
０２にはベース用アルミニウム合金電極２１−ｂが、コ
レクタコンタクト用開口１０３にはコレクタ用アルミニ
ウム合金電極２１−ｃが形成されている。

【００７２】次に、主要な工程における縦断面図を用い
て、上記した第２の実施の形態に係る半導体装置を製造
する工程を詳細に説明する。図１４において、上記した
第１の実施の形態と同様に、（１００）結晶面をもち、
抵抗率が約１０から２０Ω・ｃｍであるｐ^-型シリコン
基板１を用いる。まずシリコン基板の表面領域にｎ⁺型
埋め込み層２及びｐ⁺型埋め込み層３を形成する。

【００７３】次にシリコン酸化膜を全面除去した後に、
通常の方法によってｎ^-型シリコンエピタキシャル層４
を形成する。ここでは、２×１０¹⁶ｃｍ^-3以下の濃度の
厚さが、約０．５μｍであった。

【００７４】次に第１の実施の形態と同様に、素子分離
のためのロコス酸化膜５を形成する。ロコス酸化膜５
は、チャンネルストッパー用埋め込み層３に達する厚さ
が適当であり、ここでは、約６０００オングストローム
であった。シリコン窒化膜は、熱したリン酸によって取
り除く。

【００７５】図１５において、引き続き、通常のフォト
リソグラフィーでフォトレジストのパターン（図示せ
ず）を形成し、このフォトレジストをマスク材にして、
異方性ドライ・エッチングする（シリコン酸化膜エッチ
ング→シリコン・エッチング）。この結果、レジストの
無い領域のシリコン酸化膜、エピタキシャルシリコン層
４がエッチングされて、開口１０１が形成される。

【００７６】図１６において、引き続き、酸化する。シ
リコンの酸化膜の速度は不純物濃度依存性を有してい
る。ここでは、開口１０１の側面に約３００オングスト
ロームのシリコン酸化膜が形成される条件とした。この
時、開口１０１の底面には、少し厚い酸化膜が形成され
る。ここで、開口１０１の側面に形成されるシリコン酸
化膜の厚さは、後の工程で形成するシリコン・ゲルマニ
ウム膜１３の膜厚と同程度の厚さとなっている条件が適
する。

【００７７】図１７において、引き続き、異方性ドライ
・エッチングによって、開口１０１の底面にあるシリコ
ン酸化膜を完全に除去する。更に、このエッチングの際
にシリコン表面に結晶配列の乱れが形成されてしまうの
で、この損傷領域を低パワーのシリコン・エッチングに
よって除去する。

【００７８】図１８において、成長条件としてはＬＰＣ
ＶＤ法、ガスソースＭＢＥ法なども可能であるが、ここ
ではＵＨＶ／ＣＶＤ法を例として説明する。基板温度６
０５℃、Ｓｉ₂Ｈ₆流量３ｓｃｃｍ、Ｃｌ₂流量０．０３
ｓｃｃｍが条件の一例である。リンをドープするため
に、成長の際、ＰＨ₃も使用する。ＰＨ₃の流量は、その
濃度が、約１×１０¹⁹ｃｍ^-3となる条件とする。開口１
０１の底に、ｎ⁺型シリコン膜が形成される。

【００７９】図１９では、引き続き、ＵＨＶ／ＣＶＤ法
を例として説明する。基板温度６０５℃、Ｓｉ₂Ｈ₆流量
３ｓｃｃｍ、Ｃｌ₂流量０．０３ｓｃｃｍを用いる点は
同じである。ただし、リンの濃度が、約１×１０¹⁸ｃｍ
^-3となる条件のＰＨ₃の流量とする。

【００８０】図２０において、引き続き、ＵＨＶ／ＣＶ
Ｄ法を用いて、基板温度６０５℃、Ｓｉ₂Ｈ₆流量３ｓｃ
ｃｍ、ＧｅＨ₄流量２ｓｃｃｍ、Ｃｌ₂流量０．０３ｓｃ
ｃｍを用いる点は同じである。ただし、リンの濃度が、
約１×１０¹⁸ｃｍ^-3となる条件のＰＨ₃の流量とする。
この段階では、成長した結晶が、ロコス酸化膜の上にせ
り出して台地を形成する。このＳｉＧｅ合金層は、厚く
なりすぎると結晶欠陥が発生してしまうので、（例え
ば、図２１で）最終的に残る膜厚として、臨界膜厚以
下、例えば、２００オングストローム以下が望ましい。
この厚さを厚くするためには、表面に向かってＧｅ濃度
を徐々に上昇させる様なプロファイルも望ましい。

【００８１】図２１において、シリコン系のＣＭＰ技術
によって表面を平坦化する。この後、図２２に示すよう
に、コレクタ抵抗を下げるためにN⁺型コレクタ引き出し
領域８，を形成する。第１の実施例では、ここで酸化し
たが、ＳｉＧｅ合金膜は一様に酸化されないので、引き
続き、まず、表面を、シリコン酸化膜１０で覆う。その
膜厚としては、１０００オングストローム〜３０００オ
ングストロームが適当であり、ここでは、２０００オン
グストロームであった。ここで、開口１０１の内外とで
本来は、シリコン酸化膜１０に段差が生じるが、図面上
は同じ膜厚で段差が無い形状で記述した。このシリコン
酸化膜１０には、通常のフォトリソグラフィーによって
フォトレジストのパターンを形成し、このフォトレジス
トをマスク材として、イオン注入法によってリンをドー
プする。

【００８２】すなわち、リンを加速エネルギー１００Ｋ
ｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の条件でイオン注入す
る。フォトレジスト除去後、注入されたリンの活性化及
びイオン注入損傷回復のために、熱処理として、９００
℃、５分の窒素雰囲気中でＲＴＡ処理する。以上により
シリコン基体２００が構成される。

【００８３】この後、ポリシリコンを堆積する。ここで
は２５００オングストロームであった。このポリシリコ
ンには、ボロンをイオン注入する。ここでは、１０Ｋｅ
Ｖ、１×１０¹⁶ｃｍ^-2であった。次にフォトレジストを
パターニングした後ドライエッチングにより不要なポリ
シリコンを除去する。この様にして図２３に示すよう
に、Ｐ⁺型ベース電極用ポリシリコン１１が形成され
る。これらの全面を約１５００オングストロームの膜厚
のＬＰＣＶＤ法のシリコン窒化膜１２で被覆する。通常
のフォトリソグラフィーと異方性ドライエッチによっ
て、シリコン窒化膜１２と、ベース電極用ポリシリコン
１１に開口を形成し、引き続きフォトレジストを除去す
る。

【００８４】図２４に示すように、シリコン窒化膜１２
を堆積した後、引き続き、異方性ドライエッチング法に
よって、直前に堆積させたシリコン窒化膜の厚さ分だ
け、エッチバックさせ、シリコン酸化膜１０表出させ
る。

【００８５】図２５において、引き続き、ＨＦ系溶液に
よってシリコン酸化膜１０を横方向へエッチングさせ、
コレクタ用エピタキシャル・シリコン層４、シリコン・
ゲルマニウム層７及び、ベース電極用ポリシリコン１１
の下面を露出させて開口１０２を形成する。シリコン酸
化膜１０を横方向へエッチングによりベース電極用ポリ
シリコンの露出される寸法は、将来形成する真性ベース
の厚さ分よりも、少なくとも長くなっている。また、こ
のサイドエッチ寸法はベース電極用ポリシリコンの膜厚
よりも短くてよい。ここでは、約１５００オングストロ
ームの寸法分、ベース電極用ポリシリコン１１の下面を
露出されている。このエッチングの時、同時に、浅いト
レンチ１０１の溝を埋設しているシリコン酸化膜６の上
部が除去される。

【００８６】図２６は選択的結晶成長法によってコレク
タの一部と真性ベースを形成する途中段階を示してい
る。この成長条件としては、ここではＵＨＶ／ＣＶＤ法
を例として説明する。基板温度６０５℃、Ｓｉ₂Ｈ₆流量
３ｓｃｃｍ、ＧｅＨ₄流量２ｓｃｃｍが条件の一例であ
る。成長膜には、リンをドープする。この時、ベース電
極用ポリシリコン１１のせり出し部分の下面からコレク
タ領域を構成するシリコンコレクタ層４に向かってｎ型
の多結晶ＳｉＧｅ膜１５ａが形成される。

【００８７】一方、シリコンコレクタ層３の露出した部
分にはｎ型単結晶ＳｉＧｅ合金膜１３が形成されてい
る。Ｇｅ濃度は、約１０％であった。この時、仮にファ
セットが発生しても事実上問題ない。成長膜厚は、約２
５ｎｍである。もちろん後工程の熱処理によって、欠陥
が発生しない範囲内で膜厚を厚くすることは可能であ
る。

【００８８】この時、同時にｐ⁺型ポリシリコンの下面
にも無添加多結晶ＳｉＧｅ膜が形成される。この多結晶
膜を高濃度にボロンを添加するために、熱処理をするこ
とによりｐ⁺型多結晶ＳｉＧｅ膜とする。

【００８９】図２７において、引き続き、選択エピタキ
シャル成長法によって、真性ベース層（傾斜Ｇｅ組成か
らなるｐ⁺型単結晶シリコン・ゲルマニウム合金ベース
領域）１４を形成する。真性ベース層１４は二層からな
り、傾斜ＧｅプロファイルをなすＰ⁺型ＳｉＧｅ層（下
層）とｐ型Ｓｉ層（上層）とから構成されている。Ｇｅ
プロファイル、不純物としてのボロン濃度プロファイ
ル、とその膜厚の例を述べる。ＳｉＧｅ中のＧｅ濃度が
表面に向かって１０％から直線的に０％へと減少するプ
ロファイルを持ち、その層の厚さは、４０ｎｍである。
その上にＧｅを含まない。すなわち純粋にＳｉからなる
層が、３０ｎｍ存在する。この両層には、ボロンが５×
１０¹⁸ｃｍ^-3が添加されている。

【００９０】図２８において、ＬＰＣＶＤ法によるシリ
コン酸化膜の堆積と異方性エッチングによって開口の側
面にシリコン酸化膜からなる側壁１７を形成する。図２
９において、ＬＰＣＶＤ法により、リン添加ポリシリコ
ンを約２５００オングストローム堆積させる。更に、フ
ォトリソグラフィーと異方性ドライエッチによってポリ
シリコンをパターニングする。この様にして、ｎ⁺型エ
ミッタ電極用ポリシリコン１８が形成される。熱処理
（例えば、９３０℃、１０秒）を行い、エミッタ電極用
ポリシリコンから、真性ベース層１４の領域へリンが拡
散されて、ｎ⁺型単結晶エミッタ領域１９が形成され
る。

【００９１】引き続き、ウエハー全体を約３０００オン
グストローム厚さのシリコン酸化膜２０で被覆させる。
さらに、フォトリソグラフィーと異方性ドライエッチに
よってエミッタ電極用ポリシリコン１８、ベース電極用
ポリシリコン１１、コレクタ引き出し領域９，に達する
開口を形成する。フォトレジスト除去後、アルミニウム
合金のスパッタ、フォトレジストとドライエッチとによ
るパターニングをすれば、図１１に示すような半導体装
置が形成される。

【００９２】次に第３の実施の形態について、図３０を
参照して説明する。ｎ^-型ＳｉＧｅ４１を成長させ、後
からエミッタ直下となる領域だけにリンをイオン注入し
て、ｎ型ＳｉＧｅ４２を形成する。リンの注入条件の一
例の条件は、加速エネルギーが２００ＫｅＶ、ドーズ量
４×１０¹²ｃｍ^-2であった。

【００９３】次に、第４の実施例を説明する。この実施
例では、第２の実施例のｎ型単結晶シリコン・ゲルマニ
ウム合金膜７の部分をｎ型単結晶シリコン膜で置き換え
る（図示せず）構造である。これ以外の部分は、第２の
実施例と同一である。この様にすると、ＳｉＧｅ膜厚を
薄くできるので、格子不整合による欠陥発生に対する熱
処理のマージンを大きくできる。

【００９４】

【発明の効果】本発明によれば、トランジスタを高電流
密度まで動作させるために、コレクタの不純物濃度を高
くした領域が最小限の面積となっているので、Ｃ−Ｂ容
量を低減可能であると同時に、高電流密度動作が可能で
あるり、しかもＣ−Ｂ接合の良品率が低下しないという
効果が得られる。この効果に関して、具体的数値を用い
て以下に説明する。図３１に、本発明の効果を例示した
データを示す。図３１は、本発明のトランジスタに関す
る接合の良品率と接合容量を、エミッタ直下のコレクタ
濃度の関数として表している。

【００９５】接合の良品率は、濃度が、１×１０¹⁸ｃｍ
^-3迄も高濃度化しても良品率は低下しない。これは、選
択的にリンをイオン注入してコレクタを高濃度化する従
来技術の良品率の著しい低下と比べ、大きな改善であ
る。この良品率の改善は、コレクタ領域をエピタキシャ
ル成長する際に、初めから高濃度にリンを添加すると言
う、第２の従来技術でも、達成される。

【００９６】しかし、本発明によれば、容量の低減を達
成できる。その理由は、高濃度コレクタ領域がエミッタ
が形成される直下である一部の領域だけにエピタキシャ
ル成長法で形成されるので、この特長が達成される。

【図面の簡単な説明】

【図１】第１の実施例となる半導体装置の縦断面図であ
る。

【図２】開口１０１の底のシリコン表面が除去された段
階の縦断面図である。

【図３】ｎ⁺型シリコンの選択的結晶成長の段階の縦断
面図である。

【図４】ｎ型シリコンの選択的結晶成長の段階の縦断面
図である。

【図５】ｎ型シリコン平坦化の段階の縦断面図である。

【図６】ベース、エミッタが形成される開口にシリコン
窒化膜の側壁を形成した段階の縦断面図である。

【図７】ベース形成直前の段階の縦断面図である。

【図８】コレクタ形成段階の縦断面図である。

【図９】コレクタ形成段階の縦断面図である。

【図１０】ベース形成段階の縦断面図である。

【図１１】本発明の第２の実施の形態に係る半導体装置
の平面図であり、縦型ｎｐｎバイポーラ・トランジスタ
のレイアウトを示している。

【図１２】図１１のＡ−Ａ′線断面図である。

【図１３】図１１のＢ−Ｂ′線断面図である。

【図１４】ロコス酸化膜が形成された段階の縦断面図で
ある。

【図１５】シリコンがエッチングされた段階の縦断面図
である。

【図１６】シリコン表面が酸化された段階の縦断面図で
ある。

【図１７】シリコン表面が酸化された段階の縦断面図で
ある。

【図１８】ｎ⁺型シリコンの選択的結晶成長の段階の縦
断面図である。

【図１９】ｎ型シリコンの選択的結晶成長の段階の縦断
面図である。

【図２０】ｎ型シリコン・ゲルマニウムの選択的結晶成
長の段階の縦断面図である。

【図２１】ｎ型シリコン・ゲルマニウムの平坦化の段階
の縦断面図である。

【図２２】コレクタ引き出し領域形成段階の縦断面図で
ある。

【図２３】コレクタ引き出し領域形成段階の縦断面図で
ある。

【図２４】開口にシリコン窒化膜の側壁を形成した段階
の縦断面図である。

【図２５】ベース形成直前の段階の縦断面図である。

【図２６】コレクタ形成段階の縦断面図である。

【図２７】ベース形成段階の縦断面図である。

【図２８】ベース形成段階の縦断面図である。

【図２９】エミッタ形成段階の縦断面図である。

【図３０】本発明の第３の実施の形態に係る半導体装置
の縦断面図である。

【図３１】本発明による半導体装置の良品率と接合容量
を、エミッタ直下のリン濃度を変数として示した図であ
る。

【図３２】従来の半導体装置の一実施の形態に係る縦断
面図である。

【図３３】従来の半導体装置の他の実施の形態に係る縦
断面図である。

【図３４】図３１に示される半導体装置の良品率をリン
のイオン注入ドーズ量を変数として示した図である。

【図３５】図３２に示される半導体装置の接合容量の図
である。

【符号の説明】

１ｐ^-型シリコン基板２ｎ⁺型埋め込み層３チャネルストッパー用ｐ⁺型埋め込み層４ｎ^-型単結晶シリコン（＝コレクタ用ｎ^-型単結晶
シリコン）５ロコス酸化膜６トレンチ溝内部のシリコン酸化膜７ｎ型単結晶シリコン・ゲルマニウム合金膜８ｎ⁺型コレクタ引き出し用単結晶シリコン領域９ｎ型単結晶シリコン膜１０シリコン酸化膜１１ベース電極用ｐ⁺型多結晶シリコン１２シリコン窒化膜１３ｎ型コレクタ用単結晶シリコン・ゲルマニウム
層１４真性ベース層１５多結晶シリコン・ゲルマニウム合金膜１７シリコン酸化膜１８エミッタ電極用多結晶シリコン１９ｎ⁺型単結晶Ｓｉエミッタ領域２０シリコン酸化膜２１−ａエミッタ用アルミニウム合金電極２１−ｂベース用アルミニウム合金電極２１−ｃコレクタ用アルミニウム合金電極３１ｎ⁺型単結晶シリコン層３２ｎ型単結晶シリコン層３３ｎ型単結晶シリコン層３４ｐ型単結晶シリコン層（＝ベース）３５ｐ型多結晶シリコン層３６ｎ⁺型単結晶シリコン層（＝エミッタ）１００，２００シリコン基体１０１，１０２，１０３，１０４開口

Claims

【特許請求の範囲】

【請求項１】半導体基板を有する半導体装置におい
て、前記半導体基板表面の一部に形成された第１濃度を
有する第１導電型埋め込み層と、前記第１濃度を有する
第１導電型埋め込み層に達する開口部と、該開口部側面
に形成された絶縁膜と、前記開口部によって囲まれた内
部領域に形成された第１の第１導電型単結晶層と、前記
第１濃度を有する第１導電型単結晶層の上に形成された
表面の位置が少なくとも該絶縁膜よりも上である第２の
第１導電型単結晶層３２と、該絶縁膜の周囲に表面の位
置が第２の第１導電型単結晶膜とほぼ同じである第３の
第１導電型単結晶膜と、該絶縁膜の上に及び第２、第３
の第１導電型単結晶膜上に形成された第２濃度を有する
第１導電型単結晶膜と、該第２濃度を有する第１導電型
単結晶膜上に形成された第２導電型単結晶膜と、を有
し、該第２導電型単結晶膜がベースであることを特徴と
する半導体装置。
【請求項２】半導体基板表面の一部に形成された第１
濃度を有する第１導電型埋め込み層と、前記第１濃度を
有する第１導電型埋め込み層の表面に形成された第３濃
度を有する第１導電型の半導体層と、前記第１濃度を有
する第１導電型埋め込み層に達する開口部と、該開口部
側面に形成された絶縁酸化膜と、絶縁膜の上に形成され
た第２濃度を有する第１導電型単結晶膜と、前記開口部
によって囲まれた内部領域に形成された第１濃度を有す
る第１導電型単結晶層と、前記第１濃度を有する第１導
電型単結晶層の上に形成された第２濃度を有する第１導
電型単結晶層と、を有することを特徴とする半導体装
置。
【請求項３】シリコン基板を有する半導体装置におい
て、前記シリコン基板表面の一部に形成された第１濃度
を有する第１導電型埋め込み層と、前記第１濃度を有す
る第１導電型埋め込み層の表面に形成された第３濃度を
有する第１導電型のエピタキシャル・シリコン層と、前
記第１濃度を有する第１導電型埋め込み層に達する開口
部と、該開口部側面に形成されたシリコン酸化膜と、シ
リコン酸化膜の上に形成された第２濃度を有する第１導
電型単結晶シリコン膜と、前記開口部によって囲まれた
内部領域に形成された第１濃度を有する第１導電型単結
晶シリコン層と、前記第１濃度を有する第１導電型単結
晶シリコン層の上に形成された第２濃度を有する第１導
電型単結晶シリコン層とを有し、高濃度なコレクタ領域
の形成を一部の必要な領域に制限することで遮断周波数
の低下を押さえ、コレクタ容量の上昇も抑制することを
可能とすることを特徴とする半導体装置。
【請求項４】シリコン基板を有する半導体装置を製造
する半導体装置の製造方法において、前記シリコン基板
表面の一部に、第１濃度を有する第１導電型埋め込み層
を形成し、前記第１濃度を有する第１導電型埋め込み層
の表面に第３濃度を有する第１導電型のエピタキシャル
・シリコン層を形成し、第１濃度を有する第１導電型埋
め込み層に達するように開口部を形成し、該開口部側面
にシリコン酸化膜を形成し、該シリコン酸化膜の上部を
除去し、その露出した部分に第２濃度を有する第１導電
型単結晶シリコン膜を形成し、前記開口部によって囲ま
れた内部領域に前記第１濃度を有する第１導電型単結晶
シリコン層を形成し、さらにその上には前記第２濃度を
有する第１導電型単結晶シリコン層を形成することを特
徴とする半導体装置の製造方法。
【請求項５】シリコン基板を有する半導体装置におい
て、前記シリコン基板の一部に形成された第１濃度を有
する第１導電型埋め込み層と、素子分離用膜よりも内側
のトランジスタを形成する領域に形成された開口部と、
該開口部側面に形成されたシリコン酸化膜と、該シリコ
ン酸化膜の上に形成された第２濃度を有する第１導電型
単結晶シリコン膜と、前記開口部によって囲まれた内部
領域に形成された第２濃度を有する第１導電型の単結晶
シリコンと、第２濃度を有する第１導電型の単結晶シリ
コンの上に形成された第２濃度を有する第１導電型の単
結晶シリコン・ゲルマニウムと、金属コレクタ電極が形
成される直下の領域に形成された第１濃度を有する第１
導電型のコレクタ引き出し用単結晶シリコン領域を有す
ることを特徴とする半導体装置。
【請求項６】シリコン基板を有する半導体装置におい
て、前記シリコン基板の一部に、互いに接触しないよう
に形成された第１濃度を有する第１導電型埋め込み層及
び第１濃度を有する第２導電型埋め込み層と、前記第１
濃度を有する第１導電型埋め込み層２の表面及び該埋め
込み層が存在していない領域のシリコン基板の表面に形
成された第３濃度を有する第２導電型のエピタキシャル
・シリコン層と、前記第２導電型埋め込み層の上に形成
された素子分離用膜と、該素子分離用膜よりも内側のト
ランジスタを形成する領域に形成され、前記第１濃度を
有する第１導電型埋め込み層に達する開口部と、該開口
部側面に形成されたシリコン酸化膜と、該シリコン酸化
膜の上に形成された第２濃度を有する第１導電型単結晶
シリコン膜と、前記開口部によって囲まれた内部領域に
形成された第２濃度を有する第１導電型の単結晶シリコ
ンと、第２濃度を有する第１導電型の単結晶シリコンの
上に形成された第２濃度を有する第１導電型の単結晶シ
リコン・ゲルマニウムと、金属コレクタ電極が形成され
る直下の領域に形成された第１濃度を有する第１導電型
のコレクタ引き出し用単結晶シリコン領域を有すること
を特徴とする半導体装置。
【請求項７】シリコン基板を有する半導体装置におい
て、前記シリコン基板の一部に、互いに接触しないよう
に形成された第１濃度を有する第１導電型埋め込み層及
び第１濃度を有する第２導電型埋め込み層と、前記第１
濃度を有する第１導電型埋め込み層の表面及び該埋め込
み層が存在していない領域のシリコン基板の表面に形成
された第３濃度を有する第２導電型のエピタキシャル・
シリコン層と、前記第２導電型埋め込み層の上に形成さ
れた素子分離用膜と、該素子分離用膜よりも内側のトラ
ンジスタを形成する領域に形成され、前記第１濃度を有
する第１導電型埋め込み層に達する開口部と、該開口部
側面に形成されたシリコン酸化膜と、該シリコン酸化膜
の上に形成された第２濃度を有する第１導電型単結晶シ
リコン膜と、前記開口部によって囲まれた内部領域に形
成された第２濃度を有する第１導電型の単結晶シリコン
と、第２濃度を有する第１導電型の単結晶シリコンの上
に形成された第２濃度を有する第１導電型の単結晶シリ
コン・ゲルマニウムと、金属コレクタ電極が形成される
直下の領域に形成された第１濃度を有する第１導電型の
コレクタ引き出し用単結晶シリコン領域を有し、高濃度
なコレクタ領域の形成を一部の必要な領域に制限するこ
とで遮断周波数の低下を押さえ、コレクタ容量の上昇も
抑制することを可能とすることを特徴とする半導体装
置。
【請求項８】シリコン基板を有する半導体装置を製造
する半導体装置の製造方法において、前記シリコン基板
の一部に、互いに接触しないように第１濃度を有する第
１導電型埋め込み層２及び第１濃度を有する第２導電型
埋め込み層を形成し、前記第１濃度を有する第１導電型
埋め込み層の表面及び該埋め込み層が存在していない領
域のシリコン基板の表面に第３濃度を有する第２導電型
のエピタキシャル・シリコン層を形成し、前記第２導電
型埋め込み層の上に素子分離用膜を形成し、該素子分離
用膜よりも内側のトランジスタを形成する領域に、かつ
前記第１濃度を有する第１導電型埋め込み層に達するよ
うに開口部を形成し、該開口部側面にシリコン酸化膜を
形成し、該シリコン酸化膜の上部を除去し、その露出し
た部分に第２濃度を有する第１導電型単結晶シリコン膜
を形成し、前記開口部によって囲まれた内部領域に第２
濃度を有する第１導電型の単結晶シリコンを形成し、第
２濃度を有する第１導電型の単結晶シリコンの上に第２
濃度を有する第１導電型の単結晶シリコン・ゲルマニウ
ムを形成し、金属コレクタ電極が形成される直下の領域
に第１濃度を有する第１導電型のコレクタ引き出し用単
結晶シリコン領域を形成することを特徴とする半導体装
置の製造方法。
【請求項９】シリコン基板を有する半導体装置におい
て、前記シリコン基板の一部に、互いに接触しないよう
に形成された第１濃度を有する第１導電型埋め込み層及
び第１濃度を有する第２導電型埋め込み層と、前記第１
濃度を有する第１導電型埋め込み層の表面及び該埋め込
み層が存在していない領域のシリコン基板の表面に形成
された第３濃度を有する第２導電型のエピタキシャル・
シリコン層と、前記第２導電型埋め込み層の上に形成さ
れた素子分離用膜と、該素子分離用膜よりも内側のトラ
ンジスタを形成する領域に形成され、前記第１濃度を有
する第１導電型埋め込み層に達する開口部と、該開口部
側面に形成されたシリコン酸化膜と、該シリコン酸化膜
の上に、かつエミッタ直下とならない領域に形成された
第３濃度を有する第１導電型シリコン膜・ゲルマニウム
と、該シリコン酸化膜の上に、かつエミッタ直下となる
領域に形成された第２濃度を有する第１導電型シリコン
膜・ゲルマニウムと、前記開口部によって囲まれた内部
領域に形成された第２濃度を有する第１導電型の単結晶
シリコンと、第２濃度を有する第１導電型の単結晶シリ
コンの上に形成された第２濃度を有する第１導電型の単
結晶シリコン・ゲルマニウムと、金属コレクタ電極が形
成される直下の領域に形成された第１濃度を有する第１
導電型のコレクタ引き出し用単結晶シリコン領域を有す
ることを特徴とする半導体装置。
【請求項１０】前記素子分離用膜はロコス酸化膜であ
ることを特徴とする請求項１〜３，５〜７，９に記載の
半導体装置。
【請求項１１】前記第１導電型はｎ型であり、前記第
２導電型はｐ型であることを特徴とする請求項１〜３，
５〜７，９，１０に記載の半導体装置。
【請求項１２】前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項１〜３，
５〜７，９，１０に記載の半導体装置。
【請求項１３】前記第１濃度は前記第２濃度より高
く、前記第２濃度は前記第３濃度より高いことを特徴と
する請求項１〜３，５〜７，９，１０に記載の半導体装
置。
【請求項１４】前記素子分離用膜はロコス酸化膜であ
ることを特徴とする請求項４又は８に記載の半導体装置
の製造方法。
【請求項１５】前記第１導電型はｎ型であり、前記第
２導電型はｐ型であることを特徴とする請求項４，８，
１４に記載の半導体装置の製造方法。
【請求項１６】前記第１導電型はｐ型であり、前記第
２導電型はｎ型であることを特徴とする請求項４，８，
１４に記載の半導体装置の製造方法。
【請求項１７】前記第１濃度は前記第２濃度より高
く、前記第２濃度は前記第３濃度より高いことを特徴と
する請求項４，８，１４に記載の半導体装置の製造方
法。
【請求項１８】前記シリコン酸化膜の膜厚は前記ロコ
ス酸化膜の厚さの半分程度であることを特徴とする請求
項２，３，６，７，９に記載の半導体装置。