JPH07183310A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07183310A JPH07183310A JP5323513A JP32351393A JPH07183310A JP H07183310 A JPH07183310 A JP H07183310A JP 5323513 A JP5323513 A JP 5323513A JP 32351393 A JP32351393 A JP 32351393A JP H07183310 A JPH07183310 A JP H07183310A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
Abstract
(57)【要約】
【目的】 真性ベースを選択エピタキシャルで形成する
バイポーラトランジスタにおいてベース／コレクタ間寄
生容量を低減させる。 【構成】 ベース電極用単結晶シリコン膜３３と、コレ
クタ用エピタキシャル層３とが、露出している状態で選
択的にエピタキシャル成長させる。この時、真性ベース
８と外部ベース３４とがともに単結晶のかたちで成長し
て自己整合型バイポーラトランジスタが作成される。
バイポーラトランジスタにおいてベース／コレクタ間寄
生容量を低減させる。 【構成】 ベース電極用単結晶シリコン膜３３と、コレ
クタ用エピタキシャル層３とが、露出している状態で選
択的にエピタキシャル成長させる。この時、真性ベース
８と外部ベース３４とがともに単結晶のかたちで成長し
て自己整合型バイポーラトランジスタが作成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にバイポーラ型半導体装置及びその製造
方法に関する。
方法に関し、特にバイポーラ型半導体装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来、バイポーラ型半導体装置として、
例えば、特開平４−３３０７３０号公報に記載されたバ
イポーラトランジスタが知られている。
例えば、特開平４−３３０７３０号公報に記載されたバ
イポーラトランジスタが知られている。
【０００３】比抵抗１０〜１５Ω・ｃｍのＰ型単結晶シ
リコン基板１にヒ素を不純物とする高濃度のＮ+ 型コレ
クタ埋込領域２が選択的に形成され、その全面に５×１
０15ｃｍ-3の不純物及び１．０μｍの厚さでＮ型単結晶
エピタキシャル層３が形成される。エピタキシャル層３
は、周知の選択酸化により基板１に達する酸化膜４によ
って複数の島領域に分離されている。図面では、埋込領
域２に対応する島領域３のみが示されている。この島領
域３は、埋込領域２に達する酸化膜４によって２つの部
分に分離され、左側の部分はコレクタ領域として作用
し、右側の部分はＮ+ 型コレクタ取り出し領域５として
その後のリン拡散によって高濃度化される。これによっ
て、シリコン基体１００が構成される。
リコン基板１にヒ素を不純物とする高濃度のＮ+ 型コレ
クタ埋込領域２が選択的に形成され、その全面に５×１
０15ｃｍ-3の不純物及び１．０μｍの厚さでＮ型単結晶
エピタキシャル層３が形成される。エピタキシャル層３
は、周知の選択酸化により基板１に達する酸化膜４によ
って複数の島領域に分離されている。図面では、埋込領
域２に対応する島領域３のみが示されている。この島領
域３は、埋込領域２に達する酸化膜４によって２つの部
分に分離され、左側の部分はコレクタ領域として作用
し、右側の部分はＮ+ 型コレクタ取り出し領域５として
その後のリン拡散によって高濃度化される。これによっ
て、シリコン基体１００が構成される。
【０００４】この基体１００上はシリコン窒化膜７で覆
われており、同膜７にはコレクタ領域３の一部を露出し
ベース形成のための開口１０１とコレクタ取り出し領域
５を露出する開口１０２とが形成される。なお、シリコ
ン窒化膜７の下に薄いシリコン酸化膜を設けてもよい。
シリコン窒化膜７上にはＰ型の多結晶シリコン層９が選
択的に形成されており、同層９は開口１０１のエッジか
ら開口内に水平方向にせり出している。そのせり出し部
分の下面からコレクタ領域３に向かってＰ型の多結晶シ
リコン層６が形成される。一方、コレクタ領域３の露出
した部分にはエピタキシャル成長による単結晶シリコン
によりＰ型ベース領域８が形成されており、これら多結
晶シリコン層９とベース領域８は互に接触している。開
口部１０２側にはＮ型多結晶シリコン層１１が形成さ
れ、コレクタ取り出し領域５と接触している。シリコン
酸化膜１３および１４によってエミッタ形成部を除いて
ベース領域８および多結晶シリコン層６及び９が覆われ
る。ベース領域８の露出部分には単結晶シリコンによる
Ｎ型エミッタ領域１０が形成される。そして、アルミニ
ウムによるエミッタ電極１２−１、ベース電極１２−
２、及びコレクタ電極１２−３がエミッタ領域１０及び
多結晶シリコン層６及び１１にそれぞれ接触して形成さ
れる（以下このトランジスタを第１のトランジスタと呼
ぶ）。
われており、同膜７にはコレクタ領域３の一部を露出し
ベース形成のための開口１０１とコレクタ取り出し領域
５を露出する開口１０２とが形成される。なお、シリコ
ン窒化膜７の下に薄いシリコン酸化膜を設けてもよい。
シリコン窒化膜７上にはＰ型の多結晶シリコン層９が選
択的に形成されており、同層９は開口１０１のエッジか
ら開口内に水平方向にせり出している。そのせり出し部
分の下面からコレクタ領域３に向かってＰ型の多結晶シ
リコン層６が形成される。一方、コレクタ領域３の露出
した部分にはエピタキシャル成長による単結晶シリコン
によりＰ型ベース領域８が形成されており、これら多結
晶シリコン層９とベース領域８は互に接触している。開
口部１０２側にはＮ型多結晶シリコン層１１が形成さ
れ、コレクタ取り出し領域５と接触している。シリコン
酸化膜１３および１４によってエミッタ形成部を除いて
ベース領域８および多結晶シリコン層６及び９が覆われ
る。ベース領域８の露出部分には単結晶シリコンによる
Ｎ型エミッタ領域１０が形成される。そして、アルミニ
ウムによるエミッタ電極１２−１、ベース電極１２−
２、及びコレクタ電極１２−３がエミッタ領域１０及び
多結晶シリコン層６及び１１にそれぞれ接触して形成さ
れる（以下このトランジスタを第１のトランジスタと呼
ぶ）。
【０００５】さらに、ベース電極用ポリシリコンを固相
エピタキシー法によって単結晶化する技術が特開平４−
３２２４３２号公報に記載されている。
エピタキシー法によって単結晶化する技術が特開平４−
３２２４３２号公報に記載されている。
【０００６】図７を参照して、上述の単結晶化技術で
は、Ｓｉ基板１上にコレクタ埋め込み層２、エピタキシ
ャル層３及び酸化膜１１０を順次形成し、酸化膜１１０
に孔１２０を形成する。さらに露出したエピタキシャル
層３及び酸化膜１１０上に多結晶Ｓｉ膜を形成し、この
多結晶Ｓｉ膜を固相エピタキシー法により単結晶ＳｉＧ
ｅ膜８と多結晶ＳｉＧｅ膜９とに置換する。そして単結
晶ＳｉＧｅ膜８上にエミッタ膜１０を形成する（以下こ
のトランジスタを第２のトランジスタと呼ぶ）。
は、Ｓｉ基板１上にコレクタ埋め込み層２、エピタキシ
ャル層３及び酸化膜１１０を順次形成し、酸化膜１１０
に孔１２０を形成する。さらに露出したエピタキシャル
層３及び酸化膜１１０上に多結晶Ｓｉ膜を形成し、この
多結晶Ｓｉ膜を固相エピタキシー法により単結晶ＳｉＧ
ｅ膜８と多結晶ＳｉＧｅ膜９とに置換する。そして単結
晶ＳｉＧｅ膜８上にエミッタ膜１０を形成する（以下こ
のトランジスタを第２のトランジスタと呼ぶ）。
【０００７】この結果、ベース・コレクタ間の接合容量
が減少し、しかもベース層とベース電極取出し層とをセ
ルファライン的に形成できる。
が減少し、しかもベース層とベース電極取出し層とをセ
ルファライン的に形成できる。
【０００８】
【発明が解決しようとする課題】ところで、上述の半導
体装置においては次のような問題点がある。つまり、第
１のトランジスタでは、真性ベースとしてＳｉＧｅを選
択エピタキシャル法で成長させる際、ＳｉＧｅポリ成長
速度がＳｉＧｅエピ成長速度に比べて遅い。この成長速
度の差は、Ｇｅ濃度に依存し、たとえばＧｅ＝１０％す
なわちＳｉ0.9 Ｇｅ0.1 の時でポリ／エピ成長速度比＝
１／５〜１／４となる。この結果、ベースポリ／Ｓｉコ
レクタ間の距離が近づき、ベース／コレクタ間寄生容量
が増大するという問題がある。
体装置においては次のような問題点がある。つまり、第
１のトランジスタでは、真性ベースとしてＳｉＧｅを選
択エピタキシャル法で成長させる際、ＳｉＧｅポリ成長
速度がＳｉＧｅエピ成長速度に比べて遅い。この成長速
度の差は、Ｇｅ濃度に依存し、たとえばＧｅ＝１０％す
なわちＳｉ0.9 Ｇｅ0.1 の時でポリ／エピ成長速度比＝
１／５〜１／４となる。この結果、ベースポリ／Ｓｉコ
レクタ間の距離が近づき、ベース／コレクタ間寄生容量
が増大するという問題がある。
【０００９】第２のトランジスタでは、真性ベースとベ
ース電極用ポリシリコンとが、同一工程で堆積されたポ
リシリを固相エピタキシャル成長させている。従って、
ベース電極用ポリの厚さは、真性ベースの厚さとほぼ同
じとなってしまう。遮断周波数ｆT を向上させるには、
真性ベースを薄くする必要があるが、この場合、ベース
電極用ポリも結果的に薄くなるので、ベース抵抗Ｒb が
増大してしまう。すなわちｆT とＲb とにトレードオフ
が存在するので、総合的にトランジスタを高性能化でき
ないという問題点がある。
ース電極用ポリシリコンとが、同一工程で堆積されたポ
リシリを固相エピタキシャル成長させている。従って、
ベース電極用ポリの厚さは、真性ベースの厚さとほぼ同
じとなってしまう。遮断周波数ｆT を向上させるには、
真性ベースを薄くする必要があるが、この場合、ベース
電極用ポリも結果的に薄くなるので、ベース抵抗Ｒb が
増大してしまう。すなわちｆT とＲb とにトレードオフ
が存在するので、総合的にトランジスタを高性能化でき
ないという問題点がある。
【００１０】本発明の目的はベース／コレクタ間寄生容
量が少なく高性能な半導体装置及びその製造方法を提供
することにある。
量が少なく高性能な半導体装置及びその製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】本発明では、堆積された
アモルファスシリコンがコレクタ引き出しで接している
単結晶シリコンを核として固相成長させ、絶縁膜上まで
単結晶とする。これによって、選択エピタキシャル成長
時のポリ及びエピ成長速度比の違いに起因して発生する
ベース／コレクタ間寄生容量の増大を緩和することがで
きる。
アモルファスシリコンがコレクタ引き出しで接している
単結晶シリコンを核として固相成長させ、絶縁膜上まで
単結晶とする。これによって、選択エピタキシャル成長
時のポリ及びエピ成長速度比の違いに起因して発生する
ベース／コレクタ間寄生容量の増大を緩和することがで
きる。
【００１２】また、真性ベースとベース電極用シリコン
とが各々別の工程で形成されている。これによって、ｆ
T とＲb とのトレードオフを緩和することができる。
とが各々別の工程で形成されている。これによって、ｆ
T とＲb とのトレードオフを緩和することができる。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】まず、図１を参照して、本発明による半導
体装置の第１の実施例について説明する。
体装置の第１の実施例について説明する。
【００１５】比抵抗１０〜１５Ω・ｃｍで（１００）面
方位のＰ-1型単結晶シリコン基板１に、例えば、ヒ素が
１×１０16ｃｍ-2及び７０ｋｅＶで選択的にイオン注入
されているＮ+ 型コレクタ埋込領域２が形成され、チャ
ネルストッパー埋込領域３１にはボロンが１００ｋｅＶ
及び１×１０13ｃｍ-2で選択的に注入され、全面にリン
濃度約１×１０16ｃｍ-3、厚さ約０．７μｍのＮ型単結
晶エピタキシャル層３が形成されている。エピタキシャ
ル層３は、周知の選択酸化によって基板１に達する酸化
膜４によって複数の島領域に分離されている。この島領
域は、図面上埋込領域２に対応するエピタキシャル層３
のみを示してある。この島領域は埋込領域２，３１に達
する酸化膜４によって２つの部分に分離され、左側の部
分は、コレクタ領域となり右側の部分はＮ+ 型コレクタ
取り出し領域５としてその後リンイオン注入によって高
濃度化される。かくしてシリコン基体１００が構成され
る。
方位のＰ-1型単結晶シリコン基板１に、例えば、ヒ素が
１×１０16ｃｍ-2及び７０ｋｅＶで選択的にイオン注入
されているＮ+ 型コレクタ埋込領域２が形成され、チャ
ネルストッパー埋込領域３１にはボロンが１００ｋｅＶ
及び１×１０13ｃｍ-2で選択的に注入され、全面にリン
濃度約１×１０16ｃｍ-3、厚さ約０．７μｍのＮ型単結
晶エピタキシャル層３が形成されている。エピタキシャ
ル層３は、周知の選択酸化によって基板１に達する酸化
膜４によって複数の島領域に分離されている。この島領
域は、図面上埋込領域２に対応するエピタキシャル層３
のみを示してある。この島領域は埋込領域２，３１に達
する酸化膜４によって２つの部分に分離され、左側の部
分は、コレクタ領域となり右側の部分はＮ+ 型コレクタ
取り出し領域５としてその後リンイオン注入によって高
濃度化される。かくしてシリコン基体１００が構成され
る。
【００１６】この基体１００上は約１００ｎｍのシリコ
ン酸化膜３２で覆われており、同膜３２にはコレクタ領
域３の一部を露出し、ベース形成のための開口１０１と
コレクタ取り出し領域５を露出せる開口１０２とが形成
される。シリコン酸化膜３２上に、厚さ約２００ｎｍ、
イオン注入でボロンが１０ｋｅＶ及び５×１０15ｃｍ-2
でドーピングされているＰ+ 型の単結晶シリコン層３３
が選択的に形成されており、同層３３は開口１０１の端
部から開口内に水平方向に約１７０ｎｍせり出してい
る。そのせり出し部分の下面からコレクタ領域３に向か
ってＰ型の単結晶シリコン（厚さ約５０ｎｍ、ボロン濃
度約６×１０18ｃｍ-3）３４が形成される。他方、コレ
クタ領域３の露出部分上には、ボロン濃度約６×１０18
ｃｍ-3で厚さ約６０ｎｍの単結晶シリコンからなるＰ型
真性ベース領域８が形成されており、これら単結晶シリ
コン３４と真性ベース領域８とは互いに接している。
ン酸化膜３２で覆われており、同膜３２にはコレクタ領
域３の一部を露出し、ベース形成のための開口１０１と
コレクタ取り出し領域５を露出せる開口１０２とが形成
される。シリコン酸化膜３２上に、厚さ約２００ｎｍ、
イオン注入でボロンが１０ｋｅＶ及び５×１０15ｃｍ-2
でドーピングされているＰ+ 型の単結晶シリコン層３３
が選択的に形成されており、同層３３は開口１０１の端
部から開口内に水平方向に約１７０ｎｍせり出してい
る。そのせり出し部分の下面からコレクタ領域３に向か
ってＰ型の単結晶シリコン（厚さ約５０ｎｍ、ボロン濃
度約６×１０18ｃｍ-3）３４が形成される。他方、コレ
クタ領域３の露出部分上には、ボロン濃度約６×１０18
ｃｍ-3で厚さ約６０ｎｍの単結晶シリコンからなるＰ型
真性ベース領域８が形成されており、これら単結晶シリ
コン３４と真性ベース領域８とは互いに接している。
【００１７】開口１０２にはＮ型単結晶シリコン層３５
が形成され、コレクタ取り出し領域５と接している。シ
リコン窒化膜３６およびシリコン酸化膜１４によってエ
ミッタ形成部を除いてベース領域８および単結晶シリコ
ン３３，３４が覆われている。ベース領域８の露出部分
には単結晶シリコンによるＮ型エミッタ領域１０が形成
される。そして、アルミニウムによるエミッタ電極１２
−１、ベース電極１２−２、及びコレクタ電極１２−３
がエミッタ領域１０及び単結晶シリコン３３及び３５に
それぞれ接触して形成される。
が形成され、コレクタ取り出し領域５と接している。シ
リコン窒化膜３６およびシリコン酸化膜１４によってエ
ミッタ形成部を除いてベース領域８および単結晶シリコ
ン３３，３４が覆われている。ベース領域８の露出部分
には単結晶シリコンによるＮ型エミッタ領域１０が形成
される。そして、アルミニウムによるエミッタ電極１２
−１、ベース電極１２−２、及びコレクタ電極１２−３
がエミッタ領域１０及び単結晶シリコン３３及び３５に
それぞれ接触して形成される。
【００１８】次に本発明の半導体装置の主要作製工程に
ついて図２を参照して説明する。尚、ここでは特開平４
−３３０７３０号公報に記載された工程と異なる特有の
工程についてのみ説明する。
ついて図２を参照して説明する。尚、ここでは特開平４
−３３０７３０号公報に記載された工程と異なる特有の
工程についてのみ説明する。
【００１９】まず、図２（ａ）を参照して、抵抗率１０
〜２０Ω・ｃｍで（１００）面方位のＰ+ 型シリコン基
板１の全面を厚さ約６０００オングストローム酸化し、
この酸化膜上に通常のリソグラフィー工程によってフォ
トレジストをパターニングする。このフォトレジストを
マスクとしてＳｉＯ2 膜をＨＦ系エッチング液によって
選択的にエッチングしてフォトレジストのない領域のＳ
ｉＯ2 膜を除去した後、フォトレジストを除去する。
〜２０Ω・ｃｍで（１００）面方位のＰ+ 型シリコン基
板１の全面を厚さ約６０００オングストローム酸化し、
この酸化膜上に通常のリソグラフィー工程によってフォ
トレジストをパターニングする。このフォトレジストを
マスクとしてＳｉＯ2 膜をＨＦ系エッチング液によって
選択的にエッチングしてフォトレジストのない領域のＳ
ｉＯ2 膜を除去した後、フォトレジストを除去する。
【００２０】次工程でのイオン注入によって発生するダ
メージを軽減させるため及び次工程以降のリソグラフィ
ー工程での位置合せ用のパターン形成のためにＳｉＯ2
パターニングが施されたＰ+ 型Ｓｉ基板を５００オング
ストローム程度酸化する。次に、Ａｓをイオン注入して
前述の約６０００オングストロームのＳｉＯ2 膜が除去
された領域のみに選択的にｎ+ 埋込領域２を形成する。
イオン注入条件の一例としては７０ｋｅＶ，５Ｅ１５
（５×１０15）ｃｍ-2であり、注入後温度１１００℃で
３時間熱処理を施し、これによって、イオン注入時のダ
メージ除去及び、コレクタ抵抗を低減させるために注入
されたヒ素を拡散させる。そして、表面のＳｉＯ2 膜を
ＨＥ系エッチング液によって全面除去する。本工程では
イオン注入技術を用いたが、高濃度のヒ素を含む塗布膜
から熱処理によって拡散しても同様のｎ+ 型埋込層を形
成できるし、不純物としてはアンチモンＳｂを用いるこ
ともある。
メージを軽減させるため及び次工程以降のリソグラフィ
ー工程での位置合せ用のパターン形成のためにＳｉＯ2
パターニングが施されたＰ+ 型Ｓｉ基板を５００オング
ストローム程度酸化する。次に、Ａｓをイオン注入して
前述の約６０００オングストロームのＳｉＯ2 膜が除去
された領域のみに選択的にｎ+ 埋込領域２を形成する。
イオン注入条件の一例としては７０ｋｅＶ，５Ｅ１５
（５×１０15）ｃｍ-2であり、注入後温度１１００℃で
３時間熱処理を施し、これによって、イオン注入時のダ
メージ除去及び、コレクタ抵抗を低減させるために注入
されたヒ素を拡散させる。そして、表面のＳｉＯ2 膜を
ＨＥ系エッチング液によって全面除去する。本工程では
イオン注入技術を用いたが、高濃度のヒ素を含む塗布膜
から熱処理によって拡散しても同様のｎ+ 型埋込層を形
成できるし、不純物としてはアンチモンＳｂを用いるこ
ともある。
【００２１】次に素子分離用として形成する選択酸化層
４の下面のｐ- シリコン基板が反転層を形成しない様に
する為にチャネル・ストッパー用ｐ+ 埋込層２を形成す
る。形成条件の一例としては、表面を約４００オングス
トローム酸化後、リソグラフィー工程にて、所望外領域
に、フォトレジストを残し、このフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例とし
ては１１０ｋｅＶ，１Ｅ１４（１×１０14）ｃｍ-2であ
り、熱処理は温度１０００℃の窒素雰囲気中で１時間行
う。
４の下面のｐ- シリコン基板が反転層を形成しない様に
する為にチャネル・ストッパー用ｐ+ 埋込層２を形成す
る。形成条件の一例としては、表面を約４００オングス
トローム酸化後、リソグラフィー工程にて、所望外領域
に、フォトレジストを残し、このフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例とし
ては１１０ｋｅＶ，１Ｅ１４（１×１０14）ｃｍ-2であ
り、熱処理は温度１０００℃の窒素雰囲気中で１時間行
う。
【００２２】次に表面の酸化膜をＨＦ系のエッチング液
によって全面除去した後、ｎ- 型シリコンエピタキシャ
ル層３を成長させる。原料ガスとしてはＳｉＨ4 又はＳ
ｉ2Ｈ2 Ｃ12を用い、成長温度は１０００℃〜１１００
℃である。ドーピングガスとしてはＰＨ3 が用いられ
る。このようにして１×１０19ｃｍ-3以下の濃度領域が
厚さ約０．７ミクロン、表面から埋込領域への遷移領域
までの平均的濃度がｎ型で約１×１０16ｃｍ-3のエピタ
キシャル層を得る。
によって全面除去した後、ｎ- 型シリコンエピタキシャ
ル層３を成長させる。原料ガスとしてはＳｉＨ4 又はＳ
ｉ2Ｈ2 Ｃ12を用い、成長温度は１０００℃〜１１００
℃である。ドーピングガスとしてはＰＨ3 が用いられ
る。このようにして１×１０19ｃｍ-3以下の濃度領域が
厚さ約０．７ミクロン、表面から埋込領域への遷移領域
までの平均的濃度がｎ型で約１×１０16ｃｍ-3のエピタ
キシャル層を得る。
【００２３】次に表面に約５００オングストロームのＳ
ｉＯ2 膜を形成し、ＬＰＣＶＤ法によりシリコン窒化膜
を約１０００オングストローム堆積させる。この際、温
度７００〜９００℃でＳｉＨ2 Ｃ12＋ＮＨ3 のガス反応
を用いる。リソグラフィー工程によりパターニングし
て、このレジストをマスク材として、シリコン窒化膜を
ドライエッチングによって除去する。シリコン窒化膜下
の約５００オングストロームのＳｉＯ2 膜の表面１００
〜２００オングストローム程度が除去される時点でドラ
イエッチングを終了させれば、下地にダメージを与える
ことなくシリコン窒化膜を完全に除去できる。そして、
フォトレジストを除去する。先にパターニングしたシリ
コン窒化膜をマスク材として選択的酸化を行い、選択酸
化膜４を形成する。選択酸化膜の形成条件の一例として
は１０００℃スチーム中４時間選択的酸化を行うことに
よって約８０００オングストロームの酸化膜が形成され
る。
ｉＯ2 膜を形成し、ＬＰＣＶＤ法によりシリコン窒化膜
を約１０００オングストローム堆積させる。この際、温
度７００〜９００℃でＳｉＨ2 Ｃ12＋ＮＨ3 のガス反応
を用いる。リソグラフィー工程によりパターニングし
て、このレジストをマスク材として、シリコン窒化膜を
ドライエッチングによって除去する。シリコン窒化膜下
の約５００オングストロームのＳｉＯ2 膜の表面１００
〜２００オングストローム程度が除去される時点でドラ
イエッチングを終了させれば、下地にダメージを与える
ことなくシリコン窒化膜を完全に除去できる。そして、
フォトレジストを除去する。先にパターニングしたシリ
コン窒化膜をマスク材として選択的酸化を行い、選択酸
化膜４を形成する。選択酸化膜の形成条件の一例として
は１０００℃スチーム中４時間選択的酸化を行うことに
よって約８０００オングストロームの酸化膜が形成され
る。
【００２４】次に、マスク材として用いたシリコン窒化
膜を約６０℃のリン酸Ｈ3 ＰＯ4 中に１時間つけること
によって完全に除去する。
膜を約６０℃のリン酸Ｈ3 ＰＯ4 中に１時間つけること
によって完全に除去する。
【００２５】その後、シリコン酸化膜３２を約１０００
オングストローム表面に堆積し、将来的にコレクタ電極
を形成する領域上のシリコン酸化膜のみを先の選択酸化
工程と同様にリソグラフィー及びドライエッチングによ
ってシリコン酸化膜３２をパターニングし、リンを７０
ｋｅＶ及び５×１０14ｃｍ-2でイオン注入し、レジスト
除去後窒素雰囲気中で温度９００℃で熱処理する。次に
アモルファスシリコン３７を全面に堆積する。この際、
原料ガスとしてＳｉ2 Ｈ6 を用いて温度約５００℃でア
モルファスシリコンを堆積させた。これらの工程によっ
て図２（ａ）に示す状態が得られる。
オングストローム表面に堆積し、将来的にコレクタ電極
を形成する領域上のシリコン酸化膜のみを先の選択酸化
工程と同様にリソグラフィー及びドライエッチングによ
ってシリコン酸化膜３２をパターニングし、リンを７０
ｋｅＶ及び５×１０14ｃｍ-2でイオン注入し、レジスト
除去後窒素雰囲気中で温度９００℃で熱処理する。次に
アモルファスシリコン３７を全面に堆積する。この際、
原料ガスとしてＳｉ2 Ｈ6 を用いて温度約５００℃でア
モルファスシリコンを堆積させた。これらの工程によっ
て図２（ａ）に示す状態が得られる。
【００２６】次にこのアモルファスシリコン３７を熱処
理、たとえばレーザーアニールによって開口１０２の単
結晶シリコンを核にして、固相エピタキシャル成長させ
て全面を単結晶シリコン３８とする。この状態が図２
（ｂ）である。
理、たとえばレーザーアニールによって開口１０２の単
結晶シリコンを核にして、固相エピタキシャル成長させ
て全面を単結晶シリコン３８とする。この状態が図２
（ｂ）である。
【００２７】この単結晶シリコンをリソグラフィー及び
ドライエッチングによってパターニングし、レジストを
除去する。
ドライエッチングによってパターニングし、レジストを
除去する。
【００２８】次に、リソグラフィーによってベース電極
用単結晶シリコン３３上のみにレジストが開口するよう
ににパターニングさせ、このレジストをマスクとしてボ
ロンを１０ｋｅＶ及び５×１０15ｃｍ-2でイオン注入
し、レジストを除去する。同様の工程手順をへてコレク
タ電極用単結晶シリコン３５にリンを５０ｋｅＶ及び５
×１０14ｃｍ-2でイオン注入する。次に、温度６１０℃
の炉内で、ボロン又はリンがイオン注入された領域の単
結晶シリコンをアニールする。この状態が図２（ｃ）で
ある。
用単結晶シリコン３３上のみにレジストが開口するよう
ににパターニングさせ、このレジストをマスクとしてボ
ロンを１０ｋｅＶ及び５×１０15ｃｍ-2でイオン注入
し、レジストを除去する。同様の工程手順をへてコレク
タ電極用単結晶シリコン３５にリンを５０ｋｅＶ及び５
×１０14ｃｍ-2でイオン注入する。次に、温度６１０℃
の炉内で、ボロン又はリンがイオン注入された領域の単
結晶シリコンをアニールする。この状態が図２（ｃ）で
ある。
【００２９】その後、通常のＬＰＣＶＤ法によってシリ
コン窒化膜を約２４００オングストローム堆積させる。
次にフォトレジストをリソグラフィーによってエミッタ
領域のみ開口し、このレジストをマスクにシリコン窒化
膜、単結晶シリコン３３を連続的に異方性ドライエッチ
ングで除去する。その後レジストを除去しその表面にＬ
ＰＣＶＤ法によってシリコン窒化膜を約１２００オング
ストローム堆積後、異方性ドライエッチングによって、
表面から約１５００オングストローム深さの絶縁膜を除
去する。さらに、ＨＦ系エッチング液によってシリコン
酸化膜を横方向に約０．２μｍサイドエッチングする。
コン窒化膜を約２４００オングストローム堆積させる。
次にフォトレジストをリソグラフィーによってエミッタ
領域のみ開口し、このレジストをマスクにシリコン窒化
膜、単結晶シリコン３３を連続的に異方性ドライエッチ
ングで除去する。その後レジストを除去しその表面にＬ
ＰＣＶＤ法によってシリコン窒化膜を約１２００オング
ストローム堆積後、異方性ドライエッチングによって、
表面から約１５００オングストローム深さの絶縁膜を除
去する。さらに、ＨＦ系エッチング液によってシリコン
酸化膜を横方向に約０．２μｍサイドエッチングする。
【００３０】この結果、ｎ- 型シリコンのエピタキシャ
ル層３の上面は、ベースを形成する領域だけ露出する。
またベース電極用単結晶シリコン膜３３は、ベースを形
成する領域上に突き出した状態になる。この突き出した
端からシリコン酸化膜３３の側壁までの距離は、約２０
００オングストロームであり、この距離だけ下面が露出
する。この状態が図２（ｄ）である。
ル層３の上面は、ベースを形成する領域だけ露出する。
またベース電極用単結晶シリコン膜３３は、ベースを形
成する領域上に突き出した状態になる。この突き出した
端からシリコン酸化膜３３の側壁までの距離は、約２０
００オングストロームであり、この距離だけ下面が露出
する。この状態が図２（ｄ）である。
【００３１】次に図２（ｅ）に示すようにＰ型不純物を
含んだ単結晶シリコン膜８を露出したエピタキシャル層
３の表面に成長すると同時に、Ｐ型不純物を含んだ単結
晶シリコン膜３４を単結晶シリコン膜３３の露出した下
面から成長する。これにはまず成長前処理として洗浄及
びＨＦ系のエッチング液に短時間（たとえば１３０ＢＨ
Ｆに３０秒間）つけて自然酸化膜を除去した後にウェハ
ーをＭＢＥ装置内に入れる。次に装置内で温度８５０℃
で１０分間程度の熱処理によって上記のエッチング処理
では不完全であった自然酸化膜の除去を完全に行なう。
この熱処理が不充分な場合、次工程の選択エピタキシャ
ル成長が完全なかたちで行なえないことは言うまでもな
い。
含んだ単結晶シリコン膜８を露出したエピタキシャル層
３の表面に成長すると同時に、Ｐ型不純物を含んだ単結
晶シリコン膜３４を単結晶シリコン膜３３の露出した下
面から成長する。これにはまず成長前処理として洗浄及
びＨＦ系のエッチング液に短時間（たとえば１３０ＢＨ
Ｆに３０秒間）つけて自然酸化膜を除去した後にウェハ
ーをＭＢＥ装置内に入れる。次に装置内で温度８５０℃
で１０分間程度の熱処理によって上記のエッチング処理
では不完全であった自然酸化膜の除去を完全に行なう。
この熱処理が不充分な場合、次工程の選択エピタキシャ
ル成長が完全なかたちで行なえないことは言うまでもな
い。
【００３２】次にｕｌｔｒａ ｈｉｇｈ ｖａｃｕｕｍ
／ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ
（ＪＨＶ／ＣＶＤ）法でベースを成長する。ベース成長
条件は基板温度を６０５℃、Ｓｉ2 Ｈ6 流量を１２ｓｃ
ｃｍ、圧力約５×１０-4Ｔｏｒｒであり、シリコン層を
１００オングストローム／ｍｉｎで選択的に成長する。
／ｃｈｅｍｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ
（ＪＨＶ／ＣＶＤ）法でベースを成長する。ベース成長
条件は基板温度を６０５℃、Ｓｉ2 Ｈ6 流量を１２ｓｃ
ｃｍ、圧力約５×１０-4Ｔｏｒｒであり、シリコン層を
１００オングストローム／ｍｉｎで選択的に成長する。
【００３３】Ｐ型シリコン層を成長させるためのドーピ
ングガスとしてＢ2 Ｈ6 を用いる。Ｂ2 Ｈ6 の流量は所
望のＰ型濃度となるように決める。このようにして真性
ベース８の厚さ約６００オングストローム、Ｂ濃度約６
×１０18ｃｍ-3でエピタキシャル層を成長する。もちろ
んこの際単結晶シリコン外部ベース層３４も選択的に成
長すること言うまでもない。そして、この選択的成長は
真性ベース８と単結晶シリコン外部ベース３４とが接続
する状態までつづけられる。この接続した状態が図２
（ｅ）である。
ングガスとしてＢ2 Ｈ6 を用いる。Ｂ2 Ｈ6 の流量は所
望のＰ型濃度となるように決める。このようにして真性
ベース８の厚さ約６００オングストローム、Ｂ濃度約６
×１０18ｃｍ-3でエピタキシャル層を成長する。もちろ
んこの際単結晶シリコン外部ベース層３４も選択的に成
長すること言うまでもない。そして、この選択的成長は
真性ベース８と単結晶シリコン外部ベース３４とが接続
する状態までつづけられる。この接続した状態が図２
（ｅ）である。
【００３４】これにより、真性ベース８の成長と真性ベ
ース８と単結晶シリコン３３との電気的接続とを１つの
工程で同時に行なえる。なお、最終的な真性ベース８の
厚さは、約６００オングストロームであり、最終的な外
部ベース３４の厚さは５００オングストロームである。
なおベース８の成長は、数Ｔｏｒｒの圧力下で成長させ
るＬＰＣＶＤ法や他のエピタキシャル法、たとえば分子
組エピタキシャル法などを用いることもできる。
ース８と単結晶シリコン３３との電気的接続とを１つの
工程で同時に行なえる。なお、最終的な真性ベース８の
厚さは、約６００オングストロームであり、最終的な外
部ベース３４の厚さは５００オングストロームである。
なおベース８の成長は、数Ｔｏｒｒの圧力下で成長させ
るＬＰＣＶＤ法や他のエピタキシャル法、たとえば分子
組エピタキシャル法などを用いることもできる。
【００３５】次に、露出面全面にＬＰＣＶＤ法によるシ
リコン酸化膜１４を堆積後、ドライエッチングによって
エッチバックする。再びウェハをＵＨＶ／ＣＶＤ装置に
入れ、外部ベース３４及びシリコン窒化膜３６の側壁に
シリコン酸化膜１４を残す。続いて、絶縁膜で被覆され
ていない真性ベース８上にエミッタ単結晶シリコン１０
をｎ型の不純物を１×１０19ｃｍ-3厚さで約１０００オ
ングストロームの条件で添加して成長させた。
リコン酸化膜１４を堆積後、ドライエッチングによって
エッチバックする。再びウェハをＵＨＶ／ＣＶＤ装置に
入れ、外部ベース３４及びシリコン窒化膜３６の側壁に
シリコン酸化膜１４を残す。続いて、絶縁膜で被覆され
ていない真性ベース８上にエミッタ単結晶シリコン１０
をｎ型の不純物を１×１０19ｃｍ-3厚さで約１０００オ
ングストロームの条件で添加して成長させた。
【００３６】以降の工程としてはベースとコレクタの金
属電極のためにシリコン窒化膜３６を開孔し、アルミニ
ウム膜を全面に蒸着後、リソグラフィーによりエミッ
タ、ベース及びコレクタ部にだけアルミニウム電極１２
を残す。この結果、図１の半導体装置を作製できる。
属電極のためにシリコン窒化膜３６を開孔し、アルミニ
ウム膜を全面に蒸着後、リソグラフィーによりエミッ
タ、ベース及びコレクタ部にだけアルミニウム電極１２
を残す。この結果、図１の半導体装置を作製できる。
【００３７】なお、本実施例はＮＰＮ型トランジスタに
ついて記したが、不純物を変えるだけでＰＮＰ型トラン
ジスタに使える事は言うまでもない。
ついて記したが、不純物を変えるだけでＰＮＰ型トラン
ジスタに使える事は言うまでもない。
【００３８】次に、本発明の第２の実施例を図３に示
す。
す。
【００３９】図３を参照して、本実施例の半導体装置は
ＵＨＶ／ＣＶＤ法によるベース８の成長時に、材料ガス
としてＳｉ2 Ｈ6 とＧｅＨ4 とを用い、シリコンとゲル
マニウムとの合金膜を形成した。ＭＢＥの条件は、第１
の実施例の条件に加えてＧｅＨ4 をＳｉ2 Ｈ6 ：ＧｅＨ
4 ＝３：２（流量比）の割合で追加すれば良い。これに
よりゲルマニウムを１０モル％含む単結晶シリコンゲル
マニウム合金膜１５は、コレクタ３上にエピタキシャル
成長される。
ＵＨＶ／ＣＶＤ法によるベース８の成長時に、材料ガス
としてＳｉ2 Ｈ6 とＧｅＨ4 とを用い、シリコンとゲル
マニウムとの合金膜を形成した。ＭＢＥの条件は、第１
の実施例の条件に加えてＧｅＨ4 をＳｉ2 Ｈ6 ：ＧｅＨ
4 ＝３：２（流量比）の割合で追加すれば良い。これに
よりゲルマニウムを１０モル％含む単結晶シリコンゲル
マニウム合金膜１５は、コレクタ３上にエピタキシャル
成長される。
【００４０】この成長と同時に単結晶シリコンゲルマニ
ウム合金外部ベース１６もベース電極用単結晶シリコン
３３のオーバーハング下部に成長し、そして前述の真性
ベース膜１５と接続される。
ウム合金外部ベース１６もベース電極用単結晶シリコン
３３のオーバーハング下部に成長し、そして前述の真性
ベース膜１５と接続される。
【００４１】このシリコンゲルマニウム合金ベース膜１
５の禁制帯幅は、エミッタとして用いたシリコンの禁制
帯幅よりも狭くなる。この縮小量は、Ｇｅのモル％及び
シリコンゲルマニウム合金膜の歪量に依存している。こ
の禁制帯幅の差は、ベースからエミッタへ注入される少
数キャリアにとって障壁となって、ベース電流の増大を
抑制する。すなわちこの禁制帯幅の差は、遮断周波数ｆ
T を向上する。そしてこの禁制帯幅の差により、コレク
タ・エミッタ間の耐圧ＢＶCEO をある一定値以上に保つ
ためにベース層を薄膜・高濃度化させた場合でも、電流
増幅率ｈFEを十分な大きさにできる。
５の禁制帯幅は、エミッタとして用いたシリコンの禁制
帯幅よりも狭くなる。この縮小量は、Ｇｅのモル％及び
シリコンゲルマニウム合金膜の歪量に依存している。こ
の禁制帯幅の差は、ベースからエミッタへ注入される少
数キャリアにとって障壁となって、ベース電流の増大を
抑制する。すなわちこの禁制帯幅の差は、遮断周波数ｆ
T を向上する。そしてこの禁制帯幅の差により、コレク
タ・エミッタ間の耐圧ＢＶCEO をある一定値以上に保つ
ためにベース層を薄膜・高濃度化させた場合でも、電流
増幅率ｈFEを十分な大きさにできる。
【００４２】この実施例では、ＳｉＧｅをベースとした
場合であり、コレクタ用エピタキシャル層３とベース電
極用単結晶シリコン層３３との間で形成される寄生容量
が低減する。何故ならば、本実施例では両者の間隔は、
約１０００オングストロームであった。従来技術では、
外部ベース多結晶ＳｉＧｅ膜（図６の符号９）が約１０
０〜１５０オングストローム、真性ベースＳｉＧｅ膜が
５００オングストロームであるから、ベース電極用シリ
コン／コレクタ用エピタキシャル層の間を約６００オン
グストローム以下としなければ真性ベースが外部ベース
と接続しない。すなわち本発明によれば寄生容量が（６
００オングストローム）／（１０００オングストロー
ム）＝０．６になる。
場合であり、コレクタ用エピタキシャル層３とベース電
極用単結晶シリコン層３３との間で形成される寄生容量
が低減する。何故ならば、本実施例では両者の間隔は、
約１０００オングストロームであった。従来技術では、
外部ベース多結晶ＳｉＧｅ膜（図６の符号９）が約１０
０〜１５０オングストローム、真性ベースＳｉＧｅ膜が
５００オングストロームであるから、ベース電極用シリ
コン／コレクタ用エピタキシャル層の間を約６００オン
グストローム以下としなければ真性ベースが外部ベース
と接続しない。すなわち本発明によれば寄生容量が（６
００オングストローム）／（１０００オングストロー
ム）＝０．６になる。
【００４３】逆に、寄生容量を従来技術で小さくするに
は真性ベースを厚くする必要があり、従って遮断周波数
ｆT が低下してしまう。
は真性ベースを厚くする必要があり、従って遮断周波数
ｆT が低下してしまう。
【００４４】また、本発明ではベース電極用シリコンが
単結晶であるので、この部分の抵抗が低減されることは
言うまでもない。
単結晶であるので、この部分の抵抗が低減されることは
言うまでもない。
【００４５】本発明の第３実施例を図４の断面図を用い
て説明する。
て説明する。
【００４６】図４を参照して、第１の実施例の単結晶シ
リコン膜３３の部分が、本実施例ではＴｉＳｉ2 フィル
ム１７と単結晶シリコン膜２０との２層構造となってい
る。他の構造は、第１の実施例と同一である。これによ
り、ＴｉＳｉ2 フィルム１７の抵抗が低いだけ、ベース
抵抗を低減できる。
リコン膜３３の部分が、本実施例ではＴｉＳｉ2 フィル
ム１７と単結晶シリコン膜２０との２層構造となってい
る。他の構造は、第１の実施例と同一である。これによ
り、ＴｉＳｉ2 フィルム１７の抵抗が低いだけ、ベース
抵抗を低減できる。
【００４７】製造方法では、単結晶シリコン膜２０上に
Ｔｉ膜をスパッタした後、熱処理して上述の２層構造を
形成する。例えば、ＴｉＳｉ2 膜１７の厚さが約１００
０オングストローム／単結晶シリコン膜２０の厚さが約
１５００オングストロームで所定の配線幅である時、シ
ート抵抗ρS は２〜３Ωとなる。この抵抗値は、単結晶
シリコン膜３３が厚さが約２５００オングストロームで
同一配線幅である時、シート抵抗ρS が８〜９Ωとなる
のに比べ、抵抗値が半分以下になっている。
Ｔｉ膜をスパッタした後、熱処理して上述の２層構造を
形成する。例えば、ＴｉＳｉ2 膜１７の厚さが約１００
０オングストローム／単結晶シリコン膜２０の厚さが約
１５００オングストロームで所定の配線幅である時、シ
ート抵抗ρS は２〜３Ωとなる。この抵抗値は、単結晶
シリコン膜３３が厚さが約２５００オングストロームで
同一配線幅である時、シート抵抗ρS が８〜９Ωとなる
のに比べ、抵抗値が半分以下になっている。
【００４８】図５は本発明の第４実施例の半導体装置の
断面図である。
断面図である。
【００４９】図５を参照して、本実施例の主要な構造及
び製造方法は、第１実施例と同一であるので、違い部分
だけを説明する。本実施例の特有な構成は、ｎ型不純物
が添加されたエミッタ用多結晶シリコン膜２１及びＮ+
エミッタ拡散層１８である。真性ベース膜３９は、Ｎ+
エミッタ拡散層１８の分だけさらに薄くなっていて、ト
ランジスタのスイッチング速度の高速化がさらに促進で
きる。なお、この拡散層１８の形成時に、真性ベース膜
の不純物が、エピタキシャル層３に拡張して、少々ベー
スとコレクタの接合面がコレクタ側に移動する場合があ
る。
び製造方法は、第１実施例と同一であるので、違い部分
だけを説明する。本実施例の特有な構成は、ｎ型不純物
が添加されたエミッタ用多結晶シリコン膜２１及びＮ+
エミッタ拡散層１８である。真性ベース膜３９は、Ｎ+
エミッタ拡散層１８の分だけさらに薄くなっていて、ト
ランジスタのスイッチング速度の高速化がさらに促進で
きる。なお、この拡散層１８の形成時に、真性ベース膜
の不純物が、エピタキシャル層３に拡張して、少々ベー
スとコレクタの接合面がコレクタ側に移動する場合があ
る。
【００５０】尚、この実施例では、エミッタ拡散層１８
の拡散深さは約２００オングストロームであるので、真
性ベースをＳｉＧｅ合金層とするために、真性ベース膜
３９は、約４００オングストロームのＳｉ0.9 Ｇ
ｅ0.1 、約２００オングストロームのＳｉを順次選択的
に成長した膜とした。ボロン濃度は約６×１０18ｃｍ-3
である。この結果、エミッタ／ベース間の接合がＳｉ／
Ｓｉ0.9 Ｇｅ0.1 のヘテロ接合と一致するので、電流増
幅率ｈFEを向上させる効果を保ちえる。この時外部ベー
ス２４０もＳｉ0.9 Ｇｅ0.1 ／Ｓｉの２層となることは
言うまでもない。
の拡散深さは約２００オングストロームであるので、真
性ベースをＳｉＧｅ合金層とするために、真性ベース膜
３９は、約４００オングストロームのＳｉ0.9 Ｇ
ｅ0.1 、約２００オングストロームのＳｉを順次選択的
に成長した膜とした。ボロン濃度は約６×１０18ｃｍ-3
である。この結果、エミッタ／ベース間の接合がＳｉ／
Ｓｉ0.9 Ｇｅ0.1 のヘテロ接合と一致するので、電流増
幅率ｈFEを向上させる効果を保ちえる。この時外部ベー
ス２４０もＳｉ0.9 Ｇｅ0.1 ／Ｓｉの２層となることは
言うまでもない。
【００５１】本発明による第５の実施例について説明す
る。
る。
【００５２】本実施例における特有の構成は、ｎ型不純
物が１×１０19ａｔｍ／ｃｍ3 添加されたエミッタ用単
結晶シリコン膜２２とエミッタ電極用多結晶シリコン膜
１８である。このエミッタ電極用多結晶シリコン膜１８
は、トランジスタのベース電流低減に寄与するため、電
流増幅率の向上に役だつ。この他、シリコン膜１８は、
配線金属形成後の熱処理による金属−素子間のアロイピ
ット形成に供なう素子接合破壊のバリアともなる。
物が１×１０19ａｔｍ／ｃｍ3 添加されたエミッタ用単
結晶シリコン膜２２とエミッタ電極用多結晶シリコン膜
１８である。このエミッタ電極用多結晶シリコン膜１８
は、トランジスタのベース電流低減に寄与するため、電
流増幅率の向上に役だつ。この他、シリコン膜１８は、
配線金属形成後の熱処理による金属−素子間のアロイピ
ット形成に供なう素子接合破壊のバリアともなる。
【００５３】
【発明の効果】以上説明したように本発明では、ベース
電極用シリコンを単結晶としたことにって、選択的エピ
タキシャル成長でベースを形成するトランジスタにおい
てベース／コレクタ間の寄生容量を低減できるという効
果があり、特に、ＳｉＧｅをベースとする場合、寄生容
量を約６０％まで低減することができる。
電極用シリコンを単結晶としたことにって、選択的エピ
タキシャル成長でベースを形成するトランジスタにおい
てベース／コレクタ間の寄生容量を低減できるという効
果があり、特に、ＳｉＧｅをベースとする場合、寄生容
量を約６０％まで低減することができる。
【図１】本発明による半導体装置の第１の実施例を示す
縦断面図である。
縦断面図である。
【図２】本発明による半導体装置の第１の実施例の主要
作製工程を説明するための図である。
作製工程を説明するための図である。
【図３】本発明による半導体装置の第２の実施例を示す
縦断面図である。
縦断面図である。
【図４】本発明による半導体装置の第３の実施例を示す
縦断面図である。
縦断面図である。
【図５】本発明による半導体装置の第４の実施例を示す
縦断面図である。
縦断面図である。
【図６】従来の半導体装置の一例を示す縦断面図であ
る。
る。
【図７】従来の半導体装置の他の例を示す縦断面図であ
る。
る。
１ Ｐ- 型シリコン基板 ２ 埋込層 ３ エピタキシャル層 ４ 選択酸化層 ５ 拡散層 ６ 多結晶シリコン膜 ７ シリコン窒化膜 ８ 真性ベース膜 ９ 多結晶シリコン外部ベース膜 １０ 単結晶シリコン膜 １１ コレクタ電極用多結晶シリコン膜 １２−１，１２−２，１２−３ 金属電極 １３〜１４ 酸化膜 １５ シリコンゲルマニウム合金膜 １７ ＴｉＳ2 膜 １８ エミッタ電極用多結晶シリコン膜 ２０ 単結晶シリコン膜 ２１ エミッタ用多結晶シリコン膜 ３１ チャネルストッパー埋込領域 ３２ シリコン酸化膜 ３３ Ｐ+ 単結晶シリコン膜 ３４ Ｐ型単結晶シリコン膜 ３５ Ｎ+ 型単結晶シリコン膜 ３６ シリコン窒化膜 ３７ アモルファス・シリコン膜 ３８ 単結晶シリコン ３９ Ｓｉ0.9 Ｇｅ0.1 ／Ｓｉ単結晶真性ベース ４０ Ｓｉ0.9 Ｇｅ0.1 ／Ｓｉ単結晶
Claims (5)
- 【請求項１】 第１の導電型の単結晶半導体基板の表面
に設けられた第１の絶縁膜に選択的に第１の開口が形成
され、該第１の絶縁膜上に第２の導電型の第１の単結晶
半導体膜が設けられ、かつ該第１の単結晶半導体膜は前
記第１の開口の全周囲から所定の長さで開口部内へ延び
る水平方向せり出し部分を有し、該せり出し部分の底面
から下方へ第２の導電型の第２の単結晶半導体膜が設け
られ、前記第１の開口内の前記単結晶半導体基板表面上
には第２の導電型の第３の単結晶半導体膜が設けられ、
前記第２の単結晶半導体膜と前記第３の単結晶半導体膜
とは前記第１の絶縁膜開口段差の途中で互いに接続され
ており、前記第１及び前記第２の単結晶半導体膜の表面
及び前記第３の単結晶半導体膜の表面に選択的に第２の
絶縁膜が形成され、第１の単結晶半導体膜のせり出し寸
法は、第３の単結晶半導体膜厚よりも大きいことを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記第１、前記第２、及び前記第３の単結晶半導体膜はそ
れぞれシリコンで形成されていることを特徴とする半導
体装置。 - 【請求項３】 請求項１記載の半導体装置において、前
記第２の単結晶半導体膜および前記第３の単結晶半導体
膜はそれぞれＳｉＧｅ混晶膜で形成され、前記第１の単
結晶半導体膜はシリコンで形成されていることを特徴と
する半導体装置。 - 【請求項４】 請求項１記載の半導体装置において、前
記第１の単結晶半導体膜の表面に高融点金属シリサイド
膜が形成されている事を特徴とする半導体装置。 - 【請求項５】 第１導電型の単結晶半導体層の表面に第
１の絶縁膜を形成する第１の工程と、前記第１の絶縁膜
上に選択的に第１の開口が形成された第１の単結晶半導
体層を形成する第２の工程と、前記第１の単結晶半導体
膜の表面および前記第１の開口を規定する側面上に第２
の絶縁膜を形成する第３の工程と、前記第２の絶縁膜お
よび前記第１の単結晶半導体膜をマスクとして前記第１
の絶縁膜を選択的に除去するして前記第１の開口よりも
大きな第２の開口を前記第１の絶縁膜に形成する第４の
工程と、前記第２の開口内で前記単結晶半導体基板の表
面から第２導電型の第３の単結晶半導体膜を成長すると
ともに前記第１の単結晶半導体膜の露出した下面から第
２導電型の第２の単結晶半導体膜を成長してこれら２つ
の膜を接続する第５の工程と、第２の絶縁膜と前記第３
の単結晶半導体膜との間の間隙を第３の絶縁膜で埋める
第６の工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323513A JP2630237B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置及びその製造方法 |
| US08/626,441 US5599723A (en) | 1993-12-22 | 1996-04-02 | Method for manufacturing bipolar transistor having reduced base-collector parasitic capacitance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323513A JP2630237B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183310A true JPH07183310A (ja) | 1995-07-21 |
| JP2630237B2 JP2630237B2 (ja) | 1997-07-16 |
Family
ID=18155532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323513A Expired - Lifetime JP2630237B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5599723A (ja) |
| JP (1) | JP2630237B2 (ja) |
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| US7268376B2 (en) | 2002-09-19 | 2007-09-11 | Samsung Electronics Co., Ltd. | Bipolar transistor for increasing signal transfer efficiency and method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JP2630237B2 (ja) | 1997-07-16 |
| US5599723A (en) | 1997-02-04 |
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