JP3329762B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 60
- 239000011247 coating layer Substances 0.000 claims description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 13
- 229910052796 boron Inorganic materials 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 230000004888 barrier function Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000011010 flushing procedure Methods 0.000 description 4
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ボロンがドーピングされていないＳ
ｉＧｅスペーサ層を持ち寄生障壁の発生を抑制してバイ
ポーラトランジスタの動作を高速化した半導体装置の製
造方法に関する。
方法に関し、特に、ボロンがドーピングされていないＳ
ｉＧｅスペーサ層を持ち寄生障壁の発生を抑制してバイ
ポーラトランジスタの動作を高速化した半導体装置の製
造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの高速動作が求
められている。ベース層としてＳｉＧｅ層が用いられそ
の動作の高速化が行われ得るものとして期待されている
ＳｉＧｅベースバイポーラトランジスタは、そのボロン
がコレクタとベースとの境界領域に寄生障壁を生成して
その高速化を阻んでいる。ベースがシリコンであるなら
このような問題は派生しないが、ベースにＳｉＧｅが用
いられる場合に、このような寄生障壁の発生の問題が生
じる。
められている。ベース層としてＳｉＧｅ層が用いられそ
の動作の高速化が行われ得るものとして期待されている
ＳｉＧｅベースバイポーラトランジスタは、そのボロン
がコレクタとベースとの境界領域に寄生障壁を生成して
その高速化を阻んでいる。ベースがシリコンであるなら
このような問題は派生しないが、ベースにＳｉＧｅが用
いられる場合に、このような寄生障壁の発生の問題が生
じる。
【０００３】このような寄生障壁の発生を抑制する技術
が、特開平１０−７９３９４号で知られている。この公
知技術によれば、図１０に示されるように、シリコン基
板１上に酸化膜２を形成し、酸化膜２上にボロンドーピ
ング・多結晶シリコン膜３を形成し、多結晶シリコン膜
３上に絶縁膜４を形成し、酸化膜２、ボロンドーピング
・多結晶シリコン膜３、絶縁膜４にエミッタコンタクト
開口５を形成し、ウエットエッチングにより酸化膜２を
横方向に除去し、このように形成された露出面に対して
ＡＰＭ洗浄による処理を施した後に、エピタキシャル成
長装置内で高温熱処理（フラッシング）により表面の不
純物を除去してシリコン基板１の表面６を洗浄し、引き
続き図１１に示されるように、その表面６にボロンがド
ープされていないＳｉＧｅスペーサ層７を形成し、Ｓｉ
Ｇｅスペーサ層７上にボロンドーピング・ＳｉＧｅベー
ス層８を形成し、ＳｉＧｅベース層８とボロンドーピン
グ多結晶シリコン膜３を接続する。続いて、エピタキシ
ャル成長装置よりウエハを取り出し、図１２に示される
ように、側壁９を形成した後に、ボロンドーピング・Ｓ
ｉＧｅベース層８上に多結晶シリコン膜１１を形成して
エミッタ領域１２を形成する。
が、特開平１０−７９３９４号で知られている。この公
知技術によれば、図１０に示されるように、シリコン基
板１上に酸化膜２を形成し、酸化膜２上にボロンドーピ
ング・多結晶シリコン膜３を形成し、多結晶シリコン膜
３上に絶縁膜４を形成し、酸化膜２、ボロンドーピング
・多結晶シリコン膜３、絶縁膜４にエミッタコンタクト
開口５を形成し、ウエットエッチングにより酸化膜２を
横方向に除去し、このように形成された露出面に対して
ＡＰＭ洗浄による処理を施した後に、エピタキシャル成
長装置内で高温熱処理（フラッシング）により表面の不
純物を除去してシリコン基板１の表面６を洗浄し、引き
続き図１１に示されるように、その表面６にボロンがド
ープされていないＳｉＧｅスペーサ層７を形成し、Ｓｉ
Ｇｅスペーサ層７上にボロンドーピング・ＳｉＧｅベー
ス層８を形成し、ＳｉＧｅベース層８とボロンドーピン
グ多結晶シリコン膜３を接続する。続いて、エピタキシ
ャル成長装置よりウエハを取り出し、図１２に示される
ように、側壁９を形成した後に、ボロンドーピング・Ｓ
ｉＧｅベース層８上に多結晶シリコン膜１１を形成して
エミッタ領域１２を形成する。
【０００４】ＳｉＧｅスペーサ層７を有するこのような
トランジスタは、理論的には、寄生障壁を持たないはず
であるから、バイポーラトランジスタのＡＣ特性指標で
ある遮断周波数ｆＴを６０ＧＨｚに設計すれば、理論通
りに遮断周波数ｆＴは６０ＧＨｚになっているはずであ
る。しかし、実際に製作したバイポーラトランジスタの
遮断周波数ｆＴは、２０ＧＨｚにしかならなかった。
トランジスタは、理論的には、寄生障壁を持たないはず
であるから、バイポーラトランジスタのＡＣ特性指標で
ある遮断周波数ｆＴを６０ＧＨｚに設計すれば、理論通
りに遮断周波数ｆＴは６０ＧＨｚになっているはずであ
る。しかし、実際に製作したバイポーラトランジスタの
遮断周波数ｆＴは、２０ＧＨｚにしかならなかった。
【０００５】本発明者は、その原因について、フラッシ
ング処理の処理条件や洗浄液に問題があるのではないか
と推定して多角的に検討を行ったが、フラッシング処理
の処理条件や洗浄液には問題がないことが分かった。そ
こで、本発明者は、既述のステップそのものに問題点が
あるのではなかと更に検討を重ねた結果、エピタキシャ
ル成長装置内で表面６を高温熱処理（８００度Ｃ以上）
する時に、ボロンドーピング・多結晶シリコン膜３に含
まれているボロンがその層から跳び出し飛散してシリコ
ン基板１の表面６に付着してその表面６を高濃度に汚染
し、このような汚染によりコレクタ・ベース接合がＳｉ
Ｇｅ／Ｓｉ界面より外側に形成されてしまうため、寄生
障壁の発生を阻止することができていない、ということ
に気づいた。このような寄生障壁の発生により、結果的
に、遮断周波数ｆＴの低下を招いていたのであった。Ｓ
ｉＧｅスペーサ層７のアイディアを活用し、且つ、寄生
障壁の発生を阻止することにより理論通りのトランジス
タ特性を持った半導体装置の提供が望まれる。
ング処理の処理条件や洗浄液に問題があるのではないか
と推定して多角的に検討を行ったが、フラッシング処理
の処理条件や洗浄液には問題がないことが分かった。そ
こで、本発明者は、既述のステップそのものに問題点が
あるのではなかと更に検討を重ねた結果、エピタキシャ
ル成長装置内で表面６を高温熱処理（８００度Ｃ以上）
する時に、ボロンドーピング・多結晶シリコン膜３に含
まれているボロンがその層から跳び出し飛散してシリコ
ン基板１の表面６に付着してその表面６を高濃度に汚染
し、このような汚染によりコレクタ・ベース接合がＳｉ
Ｇｅ／Ｓｉ界面より外側に形成されてしまうため、寄生
障壁の発生を阻止することができていない、ということ
に気づいた。このような寄生障壁の発生により、結果的
に、遮断周波数ｆＴの低下を招いていたのであった。Ｓ
ｉＧｅスペーサ層７のアイディアを活用し、且つ、寄生
障壁の発生を阻止することにより理論通りのトランジス
タ特性を持った半導体装置の提供が望まれる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、Ｓｉ
Ｇｅスペーサ層７のアイディアを活用し、且つ、寄生障
壁の発生を阻止することにより、理論通りのトランジス
タ特性を持った半導体装置の製造方法を提供することに
ある。
Ｇｅスペーサ層７のアイディアを活用し、且つ、寄生障
壁の発生を阻止することにより、理論通りのトランジス
タ特性を持った半導体装置の製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つきで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうちの少なくとも１
つの形態の技術的事項との一致・対応関係を明白にして
いるが、その請求項対応の技術的事項が実施の形態の技
術的事項に限定されることを示すためのものではない。
【０００８】本発明による半導体装置の製造方法は、Ｐ
型不純物含有・多結晶シリコン層（３）とＰ型不純物含
有・多結晶シリコン層（３）の裏面側の中間層に開口
（５）を形成してシリコン基板層（１）の表面を露出さ
せるためのステップと、Ｐ型不純物含有・多結晶シリコ
ン層（３）の露出面（７，８）を第１被覆層（９）によ
り被覆するための被覆ステップと、被覆ステップにより
第１被覆層（９）が形成される時にシリコン基板層
（１）の表面側に形成される第２被覆層（１１）を除去
するための除去ステップと、除去ステップにより第２被
覆層が除去されて形成されるシリコン基板層（１）の表
面を熱処理により浄化するためのステップと、シリコン
基板層（１）の表面にＳｉＧｅスペーサ層（１３）を形
成するためのステップと、ＳｉＧｅスペーサ層（１３）
の表面側にＳｉＧｅベース層（１４）を形成するための
ステップとからなる。開口（５）を形成してシリコン基
板層（１）の表面を露出させる際に形成される露出面
は、開口（５）を形成する際に露出する開口の面であ
り、その開口の面はＰ型不純物含有・多結晶シリコン層
（３）の側面（７）とそのＰ型不純物含有・多結晶シリ
コン層（３）の下面（８）とである。８００度Ｃ以上の
熱処理が行われるとき、Ｐ型不純物含有・多結晶シリコ
ン層（３）の露出面（７，８）は、第１被覆層（９）に
より覆われていて、そこからＰ型不純物が飛び出すこと
はない。
型不純物含有・多結晶シリコン層（３）とＰ型不純物含
有・多結晶シリコン層（３）の裏面側の中間層に開口
（５）を形成してシリコン基板層（１）の表面を露出さ
せるためのステップと、Ｐ型不純物含有・多結晶シリコ
ン層（３）の露出面（７，８）を第１被覆層（９）によ
り被覆するための被覆ステップと、被覆ステップにより
第１被覆層（９）が形成される時にシリコン基板層
（１）の表面側に形成される第２被覆層（１１）を除去
するための除去ステップと、除去ステップにより第２被
覆層が除去されて形成されるシリコン基板層（１）の表
面を熱処理により浄化するためのステップと、シリコン
基板層（１）の表面にＳｉＧｅスペーサ層（１３）を形
成するためのステップと、ＳｉＧｅスペーサ層（１３）
の表面側にＳｉＧｅベース層（１４）を形成するための
ステップとからなる。開口（５）を形成してシリコン基
板層（１）の表面を露出させる際に形成される露出面
は、開口（５）を形成する際に露出する開口の面であ
り、その開口の面はＰ型不純物含有・多結晶シリコン層
（３）の側面（７）とそのＰ型不純物含有・多結晶シリ
コン層（３）の下面（８）とである。８００度Ｃ以上の
熱処理が行われるとき、Ｐ型不純物含有・多結晶シリコ
ン層（３）の露出面（７，８）は、第１被覆層（９）に
より覆われていて、そこからＰ型不純物が飛び出すこと
はない。
【０００９】第２被覆層の除去はエッチングであり、第
２被覆層がエッチングされるエッチングレートは第１被
覆層がエッチングされるエッチングレートに対して調整
され、第２被覆層（１１）が除去される時に第１被覆層
（９）が残存している。このようなエッチングの途中、
第１被覆層（９）のエッチングレートは、第２被覆層
（１１）のエッチングレートよりも遅い。被覆ステップ
の被覆は酸化処理である。熱処理は、エピタキシャル装
置の中で行われることが好ましい。
２被覆層がエッチングされるエッチングレートは第１被
覆層がエッチングされるエッチングレートに対して調整
され、第２被覆層（１１）が除去される時に第１被覆層
（９）が残存している。このようなエッチングの途中、
第１被覆層（９）のエッチングレートは、第２被覆層
（１１）のエッチングレートよりも遅い。被覆ステップ
の被覆は酸化処理である。熱処理は、エピタキシャル装
置の中で行われることが好ましい。
【００１０】
【発明の実施の形態】図に一致対応して、本発明による
半導体装置の製造方法の実施の形態は、シリコン基板上
にＳｉＧｅベース層を持ったバイポーラトランジスタが
形成される。図１に示されるように、そのシリコン基板
１の上面側に４００Ａｇ（Ａｇはオングストローム）よ
りも薄い酸化膜２が形成される。図２に示されるよう
に、酸化膜２の上面側にボロンドーピング・多結晶シリ
コン膜３が形成される。ボロンドーピング・多結晶シリ
コン膜３は、ベース引き出し電極として形成されてい
る。図３に示されるように、ボロンドーピング・多結晶
シリコン膜３の上面側に絶縁膜４が形成される。
半導体装置の製造方法の実施の形態は、シリコン基板上
にＳｉＧｅベース層を持ったバイポーラトランジスタが
形成される。図１に示されるように、そのシリコン基板
１の上面側に４００Ａｇ（Ａｇはオングストローム）よ
りも薄い酸化膜２が形成される。図２に示されるよう
に、酸化膜２の上面側にボロンドーピング・多結晶シリ
コン膜３が形成される。ボロンドーピング・多結晶シリ
コン膜３は、ベース引き出し電極として形成されてい
る。図３に示されるように、ボロンドーピング・多結晶
シリコン膜３の上面側に絶縁膜４が形成される。
【００１１】図４，５に示されるように、絶縁膜４、ボ
ロンドーピング・多結晶シリコン膜３、酸化膜２とを部
分的に削除して、エミッタコンタクト開口５を形成す
る。図５に示されるように、ウエットエッチングにより
酸化膜２のみを横方向に除去する。次に、エミッタコン
タクト開口５の側面側７及びエミッタコンタクト開口５
の下側面８に対して酸化処理を行って、図６に示される
ように、ボロンドーピング・多結晶シリコン膜３の露出
部分に第１酸化被覆層９を形成する。第１酸化被覆層９
は、１００Ａｇ程度に形成されている。
ロンドーピング・多結晶シリコン膜３、酸化膜２とを部
分的に削除して、エミッタコンタクト開口５を形成す
る。図５に示されるように、ウエットエッチングにより
酸化膜２のみを横方向に除去する。次に、エミッタコン
タクト開口５の側面側７及びエミッタコンタクト開口５
の下側面８に対して酸化処理を行って、図６に示される
ように、ボロンドーピング・多結晶シリコン膜３の露出
部分に第１酸化被覆層９を形成する。第１酸化被覆層９
は、１００Ａｇ程度に形成されている。
【００１２】この時、シリコン基板１の上面側に第２酸
化被覆層１１が形成されている。第１酸化被覆層９は、
第２酸化被覆層１１よりも厚く形成されている。第２酸
化被覆層１１は、５０Ａｇ程度に形成されている。ボロ
ンが高濃度にドープされたボロンドーピング・多結晶シ
リコン膜３が酸化されて形成された第１酸化被覆層９が
第２酸化被覆層１１に比べてフッ酸によるエッチングレ
ートが遅いことを利用して、第２酸化被覆層１１を除去
し第１酸化被覆層９を残す条件下で、フッ酸によるエッ
チングを行って、図７に示されるように、第２酸化被覆
層１１を除去する。
化被覆層１１が形成されている。第１酸化被覆層９は、
第２酸化被覆層１１よりも厚く形成されている。第２酸
化被覆層１１は、５０Ａｇ程度に形成されている。ボロ
ンが高濃度にドープされたボロンドーピング・多結晶シ
リコン膜３が酸化されて形成された第１酸化被覆層９が
第２酸化被覆層１１に比べてフッ酸によるエッチングレ
ートが遅いことを利用して、第２酸化被覆層１１を除去
し第１酸化被覆層９を残す条件下で、フッ酸によるエッ
チングを行って、図７に示されるように、第２酸化被覆
層１１を除去する。
【００１３】第２酸化被覆層１１よりもエッチングレー
トが遅く、且つ、第２酸化被覆層１１よりも厚く形成さ
れている第１酸化被覆層９は、第２酸化被覆層１１がエ
ッチングされるときに同時にエッチングされるが、第２
酸化被覆層１１がエッチングされ終わった時には、第１
酸化被覆層は十分な厚さを持って残存している。
トが遅く、且つ、第２酸化被覆層１１よりも厚く形成さ
れている第１酸化被覆層９は、第２酸化被覆層１１がエ
ッチングされるときに同時にエッチングされるが、第２
酸化被覆層１１がエッチングされ終わった時には、第１
酸化被覆層は十分な厚さを持って残存している。
【００１４】露出面をＡＰＭ洗浄（アンモニアと過酸化
水素による洗浄）した後に、基板をエピタキシャル装置
（図示せず）内に移して高温熱処理を行う。その高温熱
処理（フラッシング処理といわれる）は、１分間ほどの
短時間、８００度Ｃ以上、高温高真空条件下で行われ
る。この高温熱処理により、図７に示されるシリコン基
板１の表面１２の浄化が行われる。
水素による洗浄）した後に、基板をエピタキシャル装置
（図示せず）内に移して高温熱処理を行う。その高温熱
処理（フラッシング処理といわれる）は、１分間ほどの
短時間、８００度Ｃ以上、高温高真空条件下で行われ
る。この高温熱処理により、図７に示されるシリコン基
板１の表面１２の浄化が行われる。
【００１５】この高温熱処理の間、ボロンドーピング・
多結晶シリコン膜３は第１酸化被覆層９により全面的に
被覆されいて、ボロンドーピング・多結晶シリコン膜３
からボロンが飛散することはない。次に、既述のエピタ
キシャル装置の中で、図８に示されるように、シリコン
基板１の上面側にＳｉＧｅスペサー層１３が形成され
る。ＳｉＧｅスペサー層１３には、ボロンはドープされ
ていない。第１酸化被覆層９を除去した後に、図９に示
されるように、ボロンがドーピングされているＳｉＧｅ
ベース層（真性ベース層）１４をＳｉＧｅスペサー層１
３の上面に形成し、ＳｉＧｅベース層１４とボロンドー
ピング・多結晶シリコン層３を接続する。
多結晶シリコン膜３は第１酸化被覆層９により全面的に
被覆されいて、ボロンドーピング・多結晶シリコン膜３
からボロンが飛散することはない。次に、既述のエピタ
キシャル装置の中で、図８に示されるように、シリコン
基板１の上面側にＳｉＧｅスペサー層１３が形成され
る。ＳｉＧｅスペサー層１３には、ボロンはドープされ
ていない。第１酸化被覆層９を除去した後に、図９に示
されるように、ボロンがドーピングされているＳｉＧｅ
ベース層（真性ベース層）１４をＳｉＧｅスペサー層１
３の上面に形成し、ＳｉＧｅベース層１４とボロンドー
ピング・多結晶シリコン層３を接続する。
【００１６】高温熱処理の間、図７に示されるように、
表面７，８は第１酸化被覆層９に被覆されおり、そこか
らのボロンの飛散はなく、表面１２はボロン汚染から免
れている。このため、コレクタ・ベース接合がＳｉＧｅ
／Ｓｉ界面より外側に形成されることはなく、寄生障壁
の発生が阻止され、遮断周波数ｆＴの低下を招かず、所
望のトランジスタ特性を得ることができる。
表面７，８は第１酸化被覆層９に被覆されおり、そこか
らのボロンの飛散はなく、表面１２はボロン汚染から免
れている。このため、コレクタ・ベース接合がＳｉＧｅ
／Ｓｉ界面より外側に形成されることはなく、寄生障壁
の発生が阻止され、遮断周波数ｆＴの低下を招かず、所
望のトランジスタ特性を得ることができる。
【００１７】
【発明の効果】本発明による半導体装置の製造方法は、
シリコン基板表面がボロン汚染から免れており、所望の
半導体素子の特性を得ることができる。
シリコン基板表面がボロン汚染から免れており、所望の
半導体素子の特性を得ることができる。
【図１】図１は、本発明による半導体装置の製造方法の
実施の形態を示す断面図である。
実施の形態を示す断面図である。
【図２】図２は、図１の次のステップを示す断面図であ
る。
る。
【図３】図３は、更に次のステップを示す断面図であ
る。
る。
【図４】図４は、更に次のステップを示す断面図であ
る。
る。
【図５】図５は、更に次のステップを示す断面図であ
る。
る。
【図６】図６は、更に次のステップを示す断面図であ
る。
る。
【図７】図７は、更に次のステップを示す断面図であ
る。
る。
【図８】図８は、更に次のステップを示す断面図であ
る。
る。
【図９】図９は、更に次のステップを示す断面図であ
る。
る。
【図１０】図１０は、公知の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図１１】図１１は、図１０の次のステップを示す断面
図である。
図である。
【図１２】図１２は、図１１の次のステップを示す断面
図である。
図である。
１…シリコン基板層 ２…酸化層（中間層） ３…ボロンドーピング・多結晶シリコン層 ５…開口 ７，８…露出面 ９…第１被覆層 １１…第２被覆層 １３…ＳｉＧｅスペーサ層 １４…ＳｉＧｅベース層
Claims (7)
- 【請求項１】ボロンがドープされているＰ型不純物含有
・多結晶シリコン層と前記・Ｐ型不純物含有多結晶シリ
コン層の裏面側の中間層に開口を形成してシリコン基板
層の表面を露出させること、 前記Ｐ型不純物含有・多結晶シリコン層の露出面を第１
被覆層により被覆すること、 前記被覆により前記第１被覆層が形成される時にシリコ
ン基板層の表面側に形成される第２被覆層を除去するこ
と、 前記除去により第２被覆層が除去されて形成される前記
シリコン基板層の表面を熱処理により浄化すること、 前記シリコン基板層の表面にＳｉＧｅスペーサ層を形成
すること、 前記ＳｉＧｅスペーサ層の表面側にＳｉＧｅベース層を
形成することとからなり、 前記開口を形成して前記シリコン基板層の表面を露出さ
せる際に形成される前記露出面は、前記開口を形成する
際に露出する前記開口の面であり、前記開口の面は前記
Ｐ型不純物含有・多結晶シリコン層の側面と前記Ｐ型不
純物含有・多結晶シリコン層の下面とである 半導体装置
の製造方法。 - 【請求項２】請求項１において、 前記熱処理は８００度Ｃ以上の高温条件下で行われる半
導体装置の製造方法。 - 【請求項３】請求項１において、 前記第２被覆層の除去はエッチングであり、前記第２被
覆層がエッチングされるエッチングレートは前記第１被
覆層がエッチングされるエッチングレートに対して調整
され、前記第２被覆層が除去される時に前記第１被覆層
が残存している半導体装置の製造方法。 - 【請求項４】請求項３において、 前記第１被覆層のエッチングレートは前記第２被覆層の
エッチングレートよりも遅い半導体装置の製造方法。 - 【請求項５】請求項４において、 被覆ステップの被覆は酸化処理である半導体装置の製造
方法。 - 【請求項６】請求項１において、 前記熱処理はエピタキシャル装置の中で行われる半導体
装置の製造方法。 - 【請求項７】請求項１において、更に、 前記ＳｉＧｅベース層を形成する前に、前記第１被覆層
を除去することからなる半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11951399A JP3329762B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
| US09/538,290 US6337251B1 (en) | 1999-04-27 | 2000-03-29 | Method of manufacturing semiconductor device with no parasitic barrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11951399A JP3329762B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000311901A JP2000311901A (ja) | 2000-11-07 |
| JP3329762B2 true JP3329762B2 (ja) | 2002-09-30 |
Family
ID=14763139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11951399A Expired - Fee Related JP3329762B2 (ja) | 1999-04-27 | 1999-04-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6337251B1 (ja) |
| JP (1) | JP3329762B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649482B1 (en) * | 2001-06-15 | 2003-11-18 | National Semiconductor Corporation | Bipolar transistor with a silicon germanium base and an ultra small self-aligned polysilicon emitter and method of forming the transistor |
| US6784065B1 (en) | 2001-06-15 | 2004-08-31 | National Semiconductor Corporation | Bipolar transistor with ultra small self-aligned polysilicon emitter and method of forming the transistor |
| US7087979B1 (en) | 2001-06-15 | 2006-08-08 | National Semiconductor Corporation | Bipolar transistor with an ultra small self-aligned polysilicon emitter |
| US6699765B1 (en) | 2002-08-29 | 2004-03-02 | Micrel, Inc. | Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer |
| US6960820B2 (en) * | 2003-07-01 | 2005-11-01 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US7002221B2 (en) * | 2003-08-29 | 2006-02-21 | International Business Machines Corporation | Bipolar transistor having raised extrinsic base with selectable self-alignment and methods of forming same |
| US20050114227A1 (en) * | 2003-11-25 | 2005-05-26 | Carter Craig M. | Web-based tool for maximizing value from surplus assets |
| US8435873B2 (en) * | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391503A (en) * | 1991-05-13 | 1995-02-21 | Sony Corporation | Method of forming a stacked semiconductor device wherein semiconductor layers and insulating films are sequentially stacked and forming openings through such films and etchings using one of the insulating films as a mask |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3132101B2 (ja) * | 1991-11-20 | 2001-02-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH05160142A (ja) * | 1991-12-10 | 1993-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3156436B2 (ja) * | 1993-04-05 | 2001-04-16 | 日本電気株式会社 | ヘテロ接合バイポーラトランジスタ |
| JP2551364B2 (ja) * | 1993-11-26 | 1996-11-06 | 日本電気株式会社 | 半導体装置 |
| JP2630237B2 (ja) * | 1993-12-22 | 1997-07-16 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3223693B2 (ja) * | 1994-03-18 | 2001-10-29 | 株式会社日立製作所 | バイポーラ素子 |
| JP2720793B2 (ja) * | 1994-05-12 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2606141B2 (ja) * | 1994-06-16 | 1997-04-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2679639B2 (ja) * | 1994-09-12 | 1997-11-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| EP0800705B1 (en) * | 1995-10-20 | 2000-07-12 | Koninklijke Philips Electronics N.V. | Manufacture of a semiconductor device with selectively deposited semiconductor zone |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| JP3534576B2 (ja) | 1996-07-12 | 2004-06-07 | 株式会社ルネサステクノロジ | バイポーラトランジスタおよびそれを用いた光受信システム |
| JPH1092837A (ja) * | 1996-09-17 | 1998-04-10 | Oki Electric Ind Co Ltd | バイポーラトランジスタの製造方法 |
| EP0844649A3 (en) * | 1996-11-20 | 1999-10-06 | Nec Corporation | A method for boron contamination reduction in IC fabrication |
| KR100233834B1 (ko) * | 1996-12-09 | 1999-12-01 | 한흥섭 | 규소/규소게르마늄 쌍극자 트랜지스터 제조방법 |
| JPH10256269A (ja) * | 1997-03-17 | 1998-09-25 | Sony Corp | 半導体装置の製造方法 |
| US5882976A (en) * | 1997-10-01 | 1999-03-16 | National Semiconductor Corporation | Method of fabricating a self-aligned double polysilicon NPN transistor with poly etch stop |
-
1999
- 1999-04-27 JP JP11951399A patent/JP3329762B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-29 US US09/538,290 patent/US6337251B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6337251B1 (en) | 2002-01-08 |
| JP2000311901A (ja) | 2000-11-07 |
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Legal Events
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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