JPH05160142A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05160142A JPH05160142A JP32494291A JP32494291A JPH05160142A JP H05160142 A JPH05160142 A JP H05160142A JP 32494291 A JP32494291 A JP 32494291A JP 32494291 A JP32494291 A JP 32494291A JP H05160142 A JPH05160142 A JP H05160142A
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Abstract
(57)【要約】
【目的】 シリコン又は炭化珪素のＳｉＧｅ混晶上への
堆積方法に関し，混晶表面へのＧｅの偏析を防止して，
急峻なヘテロ接合の形成を目的とする。 【構成】 ＳｉＧｅ混晶の単結晶６表面にシリコン又は
炭化珪素を堆積する工程を有する半導体装置の製造方法
であって，ＳｉＧｅ混晶の単結晶６表面にアンチモン及
びガリウムのうち何れか一種の原子を付着する工程と，
次いで，原子が付着したＳｉＧｅ混晶単結晶６表面にシ
リコン又は炭化珪素を堆積する工程とを有することを特
徴として構成し，及び，この方法を用いて，ＳｉＧｅ混
晶単結晶６からなるベース領域上に，シリコン又は炭化
珪素を堆積してエミッタ領域８を形成してヘテロ接合バ
イポーラトランジスタを製造することを特徴として構成
する。
堆積方法に関し，混晶表面へのＧｅの偏析を防止して，
急峻なヘテロ接合の形成を目的とする。 【構成】 ＳｉＧｅ混晶の単結晶６表面にシリコン又は
炭化珪素を堆積する工程を有する半導体装置の製造方法
であって，ＳｉＧｅ混晶の単結晶６表面にアンチモン及
びガリウムのうち何れか一種の原子を付着する工程と，
次いで，原子が付着したＳｉＧｅ混晶単結晶６表面にシ
リコン又は炭化珪素を堆積する工程とを有することを特
徴として構成し，及び，この方法を用いて，ＳｉＧｅ混
晶単結晶６からなるベース領域上に，シリコン又は炭化
珪素を堆積してエミッタ領域８を形成してヘテロ接合バ
イポーラトランジスタを製造することを特徴として構成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し，特にＳｉＧｅ混晶上にシリコン又は炭化珪素を堆
積する方法に関する。
関し，特にＳｉＧｅ混晶上にシリコン又は炭化珪素を堆
積する方法に関する。
【０００２】シリコンより小さな禁制帯幅を有するＳｉ
Ｇｅ混晶は，これをベース領域としてシリコン又は炭化
珪素からなるエミッタと組み合わせ，エミッタ効率の高
いヘテロ接合バイポーラトランジスタを実現するための
優れた半導体材料として注目されている。
Ｇｅ混晶は，これをベース領域としてシリコン又は炭化
珪素からなるエミッタと組み合わせ，エミッタ効率の高
いヘテロ接合バイポーラトランジスタを実現するための
優れた半導体材料として注目されている。
【０００３】しかし，かかる高いエミッタ効率を実現す
るには，ベース・エミッタ間のヘテロ接合が急峻でなけ
ればならない。このため，ベースとなるＳｉＧｅ混晶上
にエミッタとなるシリコン又は炭化珪素を急峻な接合界
面を維持しつつ堆積する方法が必要とされている。
るには，ベース・エミッタ間のヘテロ接合が急峻でなけ
ればならない。このため，ベースとなるＳｉＧｅ混晶上
にエミッタとなるシリコン又は炭化珪素を急峻な接合界
面を維持しつつ堆積する方法が必要とされている。
【０００４】
【従来の技術】従来の半導体装置の製造方法では，Ｓｉ
Ｇｅ混晶とシリコン又は炭化珪素とのヘテロ接合を形成
する場合に，ＳｉＧｅ混晶上に直接シリコン又は炭化珪
素を堆積していた。
Ｇｅ混晶とシリコン又は炭化珪素とのヘテロ接合を形成
する場合に，ＳｉＧｅ混晶上に直接シリコン又は炭化珪
素を堆積していた。
【０００５】しかし，ＳｉＧｅ混晶は，シリコン又は炭
化珪素の堆積温度においてＧｅを表面に偏析する。この
ため，表面近傍では混晶中のＧｅは表面に拡散して堆積
面におけるＧｅの表面濃度を高くする一方，表面から拡
散長の深さの範囲内にある混晶中のＧｅ濃度を低下す
る。かかる組成の再分布はＧｅの拡散により生ずるもの
であるから，その濃度変化は拡散長の深さまで緩慢に変
化する。その結果，かかる濃度変化を生じたＳｉＧｅ混
晶表面にシリコン又は炭化珪素を堆積して形成されたヘ
テロ接合界面は，拡散長の深さまでの緩慢な組成変化を
伴うのである。
化珪素の堆積温度においてＧｅを表面に偏析する。この
ため，表面近傍では混晶中のＧｅは表面に拡散して堆積
面におけるＧｅの表面濃度を高くする一方，表面から拡
散長の深さの範囲内にある混晶中のＧｅ濃度を低下す
る。かかる組成の再分布はＧｅの拡散により生ずるもの
であるから，その濃度変化は拡散長の深さまで緩慢に変
化する。その結果，かかる濃度変化を生じたＳｉＧｅ混
晶表面にシリコン又は炭化珪素を堆積して形成されたヘ
テロ接合界面は，拡散長の深さまでの緩慢な組成変化を
伴うのである。
【０００６】このため，かかる表面への偏析を生ずる従
来の方法では，急峻なヘテロ接合を形成することができ
ない。
来の方法では，急峻なヘテロ接合を形成することができ
ない。
【０００７】
【発明が解決しようとする課題】上述したように，Ｓｉ
Ｇｅ混晶上に直接シリコン又は炭化珪素を堆積する従来
の半導体装置の製造方法は，Ｇｅが表面へ拡散するため
表面から拡散長の深さの間に緩慢に変化する濃度分布を
生じるため，その表面にシリコン又は炭化珪素を堆積し
ても急峻なヘテロ接合は形成されないという欠点があ
る。
Ｇｅ混晶上に直接シリコン又は炭化珪素を堆積する従来
の半導体装置の製造方法は，Ｇｅが表面へ拡散するため
表面から拡散長の深さの間に緩慢に変化する濃度分布を
生じるため，その表面にシリコン又は炭化珪素を堆積し
ても急峻なヘテロ接合は形成されないという欠点があ
る。
【０００８】本発明は，ＳｉＧｅ混晶の表面にＧｅが偏
析することを阻止することにより，ＳｉＧｅ混晶表面に
シリコン又は炭化珪素を急峻なヘテロ接合を有して堆積
する半導体装置の製造方法を提供することを目的とす
る。
析することを阻止することにより，ＳｉＧｅ混晶表面に
シリコン又は炭化珪素を急峻なヘテロ接合を有して堆積
する半導体装置の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】図２は本発明の実施例工
程図であり，断面によりヘテロ接合バイポーラトランジ
スタの製造工程を表している。
程図であり，断面によりヘテロ接合バイポーラトランジ
スタの製造工程を表している。
【００１０】上記課題を解決するために，図２を参照し
て，本発明の第一の構成は，シリコン及びゲルマニウム
を主成分とする混晶（ＳｉＧｅ混晶）の単結晶６表面に
シリコン及び炭化珪素のうち何れか一つを堆積する工程
を有する半導体装置の製造方法であって，該ＳｉＧｅ混
晶の単結晶６表面にアンチモン及びガリウムのうち何れ
か一種の原子を付着する工程と，次いで，該原子が付着
した該ＳｉＧｅ混晶の単結晶６表面にシリコン及び炭化
珪素のうち何れか一つを堆積する工程とを有することを
特徴として構成し，及び，第二の構成は，ＳｉＧｅ混晶
の単結晶６層からなるベース領域上に，シリコン及び炭
化珪素のうち何れか一つを堆積してエミッタ領域８を形
成するヘテロ接合バイポーラトランジスタを含む半導体
装置の製造方法であって，第一の構成の半導体装置の製
造方法により該ベース領域上に該エミッタ領域８を堆積
することを特徴として構成する。
て，本発明の第一の構成は，シリコン及びゲルマニウム
を主成分とする混晶（ＳｉＧｅ混晶）の単結晶６表面に
シリコン及び炭化珪素のうち何れか一つを堆積する工程
を有する半導体装置の製造方法であって，該ＳｉＧｅ混
晶の単結晶６表面にアンチモン及びガリウムのうち何れ
か一種の原子を付着する工程と，次いで，該原子が付着
した該ＳｉＧｅ混晶の単結晶６表面にシリコン及び炭化
珪素のうち何れか一つを堆積する工程とを有することを
特徴として構成し，及び，第二の構成は，ＳｉＧｅ混晶
の単結晶６層からなるベース領域上に，シリコン及び炭
化珪素のうち何れか一つを堆積してエミッタ領域８を形
成するヘテロ接合バイポーラトランジスタを含む半導体
装置の製造方法であって，第一の構成の半導体装置の製
造方法により該ベース領域上に該エミッタ領域８を堆積
することを特徴として構成する。
【００１１】
【作用】本発明の構成では，ＳｉＧｅ混晶の単結晶表面
にシリコン又は炭化珪素を堆積する前に，そのＳｉＧｅ
混晶の単結晶表面にＳｂ又はＧａの原子を付着する。そ
の後，Ｓｂ又はＧａの原子が付着したＳｉＧｅ混晶の単
結晶表面上に，シリコン又は炭化珪素を堆積する。
にシリコン又は炭化珪素を堆積する前に，そのＳｉＧｅ
混晶の単結晶表面にＳｂ又はＧａの原子を付着する。そ
の後，Ｓｂ又はＧａの原子が付着したＳｉＧｅ混晶の単
結晶表面上に，シリコン又は炭化珪素を堆積する。
【００１２】本発明の発明者は，ＳｉＧｅ混晶の単結晶
表面にシリコン又は炭化珪素を堆積する場合，予めＳｉ
Ｇｅ混晶の表面にＳｂ又はＧａの原子を付着することに
より，表面へのＧｅの偏析に起因して生ずる表面近傍の
緩慢な組成分布の発生が阻止しされ，このため急峻なヘ
テロ接合が形成されることを実験により明らかにしたの
である。
表面にシリコン又は炭化珪素を堆積する場合，予めＳｉ
Ｇｅ混晶の表面にＳｂ又はＧａの原子を付着することに
より，表面へのＧｅの偏析に起因して生ずる表面近傍の
緩慢な組成分布の発生が阻止しされ，このため急峻なヘ
テロ接合が形成されることを実験により明らかにしたの
である。
【００１３】図１は本発明の原理説明図であり，図１
（ａ）はＳｉＧｅ混晶とＳｉとを交互に多層に堆積した
層の断面を，図１（ｂ）は図１（ａ）中に示すＡＢ間の
組成を表している。
（ａ）はＳｉＧｅ混晶とＳｉとを交互に多層に堆積した
層の断面を，図１（ｂ）は図１（ａ）中に示すＡＢ間の
組成を表している。
【００１４】本発明の発明者がした実験の一つは，図１
（ａ）に示すように，シリコン単結晶基板２１上にＳｉ
Ｇｅ混晶半導体層２３とＳｉ層２２とを交互に多層に堆
積したものについて，図１（ｂ）に示すように，各層中
のＧｅ濃度分布を測定してＧｅの拡散の様子を調べたも
のである。
（ａ）に示すように，シリコン単結晶基板２１上にＳｉ
Ｇｅ混晶半導体層２３とＳｉ層２２とを交互に多層に堆
積したものについて，図１（ｂ）に示すように，各層中
のＧｅ濃度分布を測定してＧｅの拡散の様子を調べたも
のである。
【００１５】即ち，図１（ａ）を参照して，先ず基板２
１表面に，成長温度６００℃でガスソースＭＢＥ（分子
線エピタキシィ）により，厚さ１０ｎｍのＳｉＧｅ混晶
層２３，２３ａと厚さ１０ｎｍのＳｉ層２２，２３ａと
を交互に堆積した。
１表面に，成長温度６００℃でガスソースＭＢＥ（分子
線エピタキシィ）により，厚さ１０ｎｍのＳｉＧｅ混晶
層２３，２３ａと厚さ１０ｎｍのＳｉ層２２，２３ａと
を交互に堆積した。
【００１６】上記堆積の途中，図１（ａ）中に矢印で示
したＳｉＧｅ混晶半導体層２３ａの表面に１原子層に相
当する量のＳｂ原子をＭＢＥにより付着せしめ，その上
にＳｉ層２２ａを堆積した後，再びＳｉＧｅ混晶層２３
とＳｉ層２２とを交互に堆積した。
したＳｉＧｅ混晶半導体層２３ａの表面に１原子層に相
当する量のＳｂ原子をＭＢＥにより付着せしめ，その上
にＳｉ層２２ａを堆積した後，再びＳｉＧｅ混晶層２３
とＳｉ層２２とを交互に堆積した。
【００１７】次に，かかる交互に堆積された層を，ＳＩ
ＭＳ（２次イオン質量分析）法を用いて，Ｇｅ及びＳｂ
濃度の深さ方向分布，即ち図１（ａ）中にＡＢで示す方
向の分布を調べた。図１（ｂ）はその結果である。な
お，Ｇｅイオン強度の高い位置はＧｅＳｉ混晶層に，Ｇ
ｅイオン強度の低い位置はＳｉ層に対応している。
ＭＳ（２次イオン質量分析）法を用いて，Ｇｅ及びＳｂ
濃度の深さ方向分布，即ち図１（ａ）中にＡＢで示す方
向の分布を調べた。図１（ｂ）はその結果である。な
お，Ｇｅイオン強度の高い位置はＧｅＳｉ混晶層に，Ｇ
ｅイオン強度の低い位置はＳｉ層に対応している。
【００１８】図１（ｂ）は，成長前に表面にＳｂの付着
原子２４が存在した矢印で示すＧｅＳｉ層２３ａと，そ
の表面に堆積したＳｉ層ａ２２ａとの界面を境に，Ｇｅ
及びＳｂ濃度分布が変わることを明らかにしている。
原子２４が存在した矢印で示すＧｅＳｉ層２３ａと，そ
の表面に堆積したＳｉ層ａ２２ａとの界面を境に，Ｇｅ
及びＳｂ濃度分布が変わることを明らかにしている。
【００１９】即ち，Ｇｅ濃度については，Ｓｂの付着原
子２４を付着した後に堆積したＳｉ層中のＧｅ濃度が低
下しており，Ｓｂ濃度については，Ｓｂの付着原子２４
を付着した後に堆積した層中では一定であり，かつそれ
以前に成長した層中には拡散していない。
子２４を付着した後に堆積したＳｉ層中のＧｅ濃度が低
下しており，Ｓｂ濃度については，Ｓｂの付着原子２４
を付着した後に堆積した層中では一定であり，かつそれ
以前に成長した層中には拡散していない。
【００２０】Ｓｉ層中のＧｅ濃度の低下は，Ｓｉ中にＧ
ｅが拡散しないことを示している。この結果は，ＧｅＳ
ｉ混晶表面に付着したＳｂ原子はその後に堆積した層中
に拡散し，このＳｂ原子がＧｅＳｉ混晶又はＳｉ中のＧ
ｅの拡散を抑制していることを示唆する。
ｅが拡散しないことを示している。この結果は，ＧｅＳ
ｉ混晶表面に付着したＳｂ原子はその後に堆積した層中
に拡散し，このＳｂ原子がＧｅＳｉ混晶又はＳｉ中のＧ
ｅの拡散を抑制していることを示唆する。
【００２１】本発明の発明者は，Ｓｂ原子が付着するＧ
ｅＳｉ層２３ａ中に拡散するＳｂ原子は僅かであるにも
かかわらず，その上に堆積されたＳｉ層２２ａ中のＧｅ
濃度が低いことからみて，上記Ｓｉ層中のＧｅ濃度の低
下は，Ｓｂ原子の表面への付着によりＧｅＳｉ混晶中の
拡散が抑制された結果であり，ＧｅＳｉ混晶中のＳｂ濃
度の上昇により混晶中の拡散が抑制されたものではない
と考察する。
ｅＳｉ層２３ａ中に拡散するＳｂ原子は僅かであるにも
かかわらず，その上に堆積されたＳｉ層２２ａ中のＧｅ
濃度が低いことからみて，上記Ｓｉ層中のＧｅ濃度の低
下は，Ｓｂ原子の表面への付着によりＧｅＳｉ混晶中の
拡散が抑制された結果であり，ＧｅＳｉ混晶中のＳｂ濃
度の上昇により混晶中の拡散が抑制されたものではない
と考察する。
【００２２】かかる表面の付着原子により拡散が抑制さ
れる理由は，本発明の発明者により以下のように理解さ
れている。ＧｅＳｉ混晶の表面へのＧｅの偏析は表面エ
ネルギーを低下するように生ずるのであり，表面にＧｅ
より表面エネルギーを低下する偏析し易い原子があると
Ｇｅの偏析は当然に抑えられる。従ってＧｅより偏析し
易い原子の表面への付着により，混晶内部の拡散が抑制
されるのである。この理由により，本発明の効果は必ず
しも１原子層の原子を付着する必要はなく，Ｇｅによる
表面エネルギーの低下が無いか又は無視し得る程度の量
を付着することで足りる。
れる理由は，本発明の発明者により以下のように理解さ
れている。ＧｅＳｉ混晶の表面へのＧｅの偏析は表面エ
ネルギーを低下するように生ずるのであり，表面にＧｅ
より表面エネルギーを低下する偏析し易い原子があると
Ｇｅの偏析は当然に抑えられる。従ってＧｅより偏析し
易い原子の表面への付着により，混晶内部の拡散が抑制
されるのである。この理由により，本発明の効果は必ず
しも１原子層の原子を付着する必要はなく，Ｇｅによる
表面エネルギーの低下が無いか又は無視し得る程度の量
を付着することで足りる。
【００２３】また，Ｓｂと同様の実験により，Ｇａにつ
いても同様の結果を得た。さらに，Ｓｉに変えて炭化珪
素としても同様である。本発明はかかる事実に基づき考
案された。
いても同様の結果を得た。さらに，Ｓｉに変えて炭化珪
素としても同様である。本発明はかかる事実に基づき考
案された。
【００２４】本発明の第一の構成では，ＧｅＳｉ混晶の
表面にＳｂ又はＧａ原子を付着し，その後Ｓｉ又は炭化
珪素を堆積する。この構成では，上述したようにＧｅＳ
ｉ混晶中のＧｅの表面への拡散が抑制されるため，その
上に堆積されるＳｉ又は炭化珪素との界面にＧｅの拡散
層が生ぜず，急峻なヘテロ接合界面が形成されるのであ
る。
表面にＳｂ又はＧａ原子を付着し，その後Ｓｉ又は炭化
珪素を堆積する。この構成では，上述したようにＧｅＳ
ｉ混晶中のＧｅの表面への拡散が抑制されるため，その
上に堆積されるＳｉ又は炭化珪素との界面にＧｅの拡散
層が生ぜず，急峻なヘテロ接合界面が形成されるのであ
る。
【００２５】本発明の第二の構成では，ベース領域とな
るＧｅＳｉ混晶上にＳｉ又は炭化珪素からなるエミッタ
領域を第一の構成により堆積する。界面は急峻であるか
らベースを薄く形成することができ，高周波特性に優れ
たヘテロ接合バイポーラトランジスタを製造できるので
ある。
るＧｅＳｉ混晶上にＳｉ又は炭化珪素からなるエミッタ
領域を第一の構成により堆積する。界面は急峻であるか
らベースを薄く形成することができ，高周波特性に優れ
たヘテロ接合バイポーラトランジスタを製造できるので
ある。
【００２６】なお，ＧａとＳｂとは反対導電型の不純物
であるから，本発明の適用にあたりエミッタと同一導電
型となる不純物を選定することができ，反対導電型の不
純物が添加される不都合を回避することができる。
であるから，本発明の適用にあたりエミッタと同一導電
型となる不純物を選定することができ，反対導電型の不
純物が添加される不都合を回避することができる。
【００２７】
【実施例】本発明を実施例を参照して詳細に説明する。
先ず，図２（ａ）を参照して，コレクタ領域となるべき
シリコン基板１上に例えば厚さ３０ｎｍの酸化膜２を形
成し，酸化膜２にベース領域より大きな開口を設ける。
先ず，図２（ａ）を参照して，コレクタ領域となるべき
シリコン基板１上に例えば厚さ３０ｎｍの酸化膜２を形
成し，酸化膜２にベース領域より大きな開口を設ける。
【００２８】次いで，ベース領域と同一導電型のポリシ
リコン３を例えば厚さ１００ｎｍ堆積し，酸化膜２の開
口の中にベース領域を画定する開口をポリシリコン３に
設ける。
リコン３を例えば厚さ１００ｎｍ堆積し，酸化膜２の開
口の中にベース領域を画定する開口をポリシリコン３に
設ける。
【００２９】次いで，ＣＶＤ（化学的気相堆積）法によ
り，ＣＶＤ酸化膜４を上記ポリシリコン３の開口を埋込
み堆積する。次いで，図２（ｂ）を参照して，ポリシリ
コン３の開口を埋め込むＣＶＤ酸化膜４を残して，ポリ
シリコン３表面上のＣＶＤ酸化膜４を，ポリシリコン３
をストッパとするエッチバックにより除去する。
り，ＣＶＤ酸化膜４を上記ポリシリコン３の開口を埋込
み堆積する。次いで，図２（ｂ）を参照して，ポリシリ
コン３の開口を埋め込むＣＶＤ酸化膜４を残して，ポリ
シリコン３表面上のＣＶＤ酸化膜４を，ポリシリコン３
をストッパとするエッチバックにより除去する。
【００３０】次いで，例えば厚さ５０ｎｍの窒化膜５を
堆積し，窒化膜５にエミッタ領域を画定する開口５ａを
設ける。次いで，図２（ｃ）を参照して，開口５ａを通
してポリシリコン３の開口を埋め込むＣＶＤ酸化膜４を
エッチングして除去し，ベース領域が形成されるべき領
域の基板１表面を表出する。ＣＶＤ酸化膜４のエッチン
グには，例えば弗酸水溶液を用いることができる。
堆積し，窒化膜５にエミッタ領域を画定する開口５ａを
設ける。次いで，図２（ｃ）を参照して，開口５ａを通
してポリシリコン３の開口を埋め込むＣＶＤ酸化膜４を
エッチングして除去し，ベース領域が形成されるべき領
域の基板１表面を表出する。ＣＶＤ酸化膜４のエッチン
グには，例えば弗酸水溶液を用いることができる。
【００３１】次いで，図２（ｄ）を参照して，基板１の
ベース領域が形成されるべき表出面に，窒化膜５の開口
５ａを通してＳｉＧｅ混晶の単結晶６を，窒化膜５のエ
ミッタ領域を画定する開口５ａの一部を埋込む厚さまで
堆積して，ベース領域とする。かかるＳｉＧｅ混晶の単
結晶の堆積には，例えば基板温度７００℃におけるガス
ソースＭＢＥ（分子線エピタキシャル成長）法を用い
て，任意の組成比を有するベース領域を堆積することが
できる。
ベース領域が形成されるべき表出面に，窒化膜５の開口
５ａを通してＳｉＧｅ混晶の単結晶６を，窒化膜５のエ
ミッタ領域を画定する開口５ａの一部を埋込む厚さまで
堆積して，ベース領域とする。かかるＳｉＧｅ混晶の単
結晶の堆積には，例えば基板温度７００℃におけるガス
ソースＭＢＥ（分子線エピタキシャル成長）法を用い
て，任意の組成比を有するベース領域を堆積することが
できる。
【００３２】次いで，例えばＭＢＥ法を用いてＳｂ又は
Ｇａの原子を表面に供給して，基板１上の全面にＳｂ又
はＧａの付着原子７からなる層を形成する。なお，付着
原子７からなる層は，Ｇｅの表面への偏析を抑制する密
度があればよく，１原子層だけの場合に限られるもので
はない。また，Ｓｂ又はＧａの原子の供給には通常用い
られている原子層オーダの堆積をするためのＭＢＥ法以
外の方法を使用できるのはいうまでもない。さらに，付
着原子７からなる層は，後に堆積されるシリコン又は炭
化珪素からなるエミッタ領域に拡散して，接合界面にＳ
ｂ又はＧａの層を残さない程薄いことが必要である。か
かる付着原子７の層の厚さは，堆積条件及び堆積後の熱
処理条件により異なるけれども，適宜適当な厚さを選定
することができる。
Ｇａの原子を表面に供給して，基板１上の全面にＳｂ又
はＧａの付着原子７からなる層を形成する。なお，付着
原子７からなる層は，Ｇｅの表面への偏析を抑制する密
度があればよく，１原子層だけの場合に限られるもので
はない。また，Ｓｂ又はＧａの原子の供給には通常用い
られている原子層オーダの堆積をするためのＭＢＥ法以
外の方法を使用できるのはいうまでもない。さらに，付
着原子７からなる層は，後に堆積されるシリコン又は炭
化珪素からなるエミッタ領域に拡散して，接合界面にＳ
ｂ又はＧａの層を残さない程薄いことが必要である。か
かる付着原子７の層の厚さは，堆積条件及び堆積後の熱
処理条件により異なるけれども，適宜適当な厚さを選定
することができる。
【００３３】次いで，図２（ｅ）を参照して，ポリシリ
コンを堆積しフォトエッチングによりポリシリコンから
なるエミッタ領域８を形成する。このポリシリコンがｎ
型の場合は，前記ＳｉＧｅ混晶表面への付着原子７をＳ
ｂとし，このポリシリコンがｐ型の場合は，前記ＳｉＧ
ｅ混晶表面への付着原子７をＧａとすることにより，Ｓ
ｂ又はＧａがエミッタ領域８に拡散してエミッタのキャ
リア濃度が低下することを防止することができる。
コンを堆積しフォトエッチングによりポリシリコンから
なるエミッタ領域８を形成する。このポリシリコンがｎ
型の場合は，前記ＳｉＧｅ混晶表面への付着原子７をＳ
ｂとし，このポリシリコンがｐ型の場合は，前記ＳｉＧ
ｅ混晶表面への付着原子７をＧａとすることにより，Ｓ
ｂ又はＧａがエミッタ領域８に拡散してエミッタのキャ
リア濃度が低下することを防止することができる。
【００３４】次いで，図２（ｆ）を参照して，ＳｉＯ2
膜を堆積して絶縁層９を形成し，エミッタ領域８，及び
ベース領域となるＳｉＧｅ混晶単結晶６に接続するポリ
シリコン３にビアホールを通して接続するエミッタ電極
及びベース電極を形成し，さらに基板の他の一方の主面
にコレクタ電極を形成して，ヘテロ接合バイポーラトラ
ンジスタを製造する。
膜を堆積して絶縁層９を形成し，エミッタ領域８，及び
ベース領域となるＳｉＧｅ混晶単結晶６に接続するポリ
シリコン３にビアホールを通して接続するエミッタ電極
及びベース電極を形成し，さらに基板の他の一方の主面
にコレクタ電極を形成して，ヘテロ接合バイポーラトラ
ンジスタを製造する。
【００３５】
【発明の効果】本発明によれば，ＳｉＧｅ混晶の表面に
Ｓｂ又はＧａ原子を付着することにより，ＳｉＧｅ混晶
の表面へのＧｅの偏析を抑制することができるから，偏
析に伴う拡散から生ずるヘテロ界面の緩慢な組成分布の
形成が防止され，ＳｉＧｅ混晶表面にシリコン又は炭化
珪素を急峻なヘテロ接合を有して堆積する半導体装置の
製造方法を提供することができるから，半導体装置の性
能向上に寄与するところが大きい。
Ｓｂ又はＧａ原子を付着することにより，ＳｉＧｅ混晶
の表面へのＧｅの偏析を抑制することができるから，偏
析に伴う拡散から生ずるヘテロ界面の緩慢な組成分布の
形成が防止され，ＳｉＧｅ混晶表面にシリコン又は炭化
珪素を急峻なヘテロ接合を有して堆積する半導体装置の
製造方法を提供することができるから，半導体装置の性
能向上に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の実施例工程図
１ 基板 ２ 酸化膜 ３ ポリシリコン ４ ＣＶＤ酸化膜 ５ 窒化膜 ５ａ 開口 ６ ＳｉＧｅ混晶単結晶 ７ 付着原子 ８ エミッタ領域 ９ 絶縁層 １０ ベース電極 １１ エミッタ電極 １２ コレクタ電極 ２１ シリコン基板 ２２，２２ａ Ｓｉ層 ２３，２３ａ ＳｉＧｅ混晶半導体層 ２４ 付着原子
Claims (2)
- 【請求項１】 シリコン及びゲルマニウムを主成分とす
る混晶（ＳｉＧｅ混晶）の単結晶（６）表面にシリコン
及び炭化珪素のうち何れか一つを堆積する工程を有する
半導体装置の製造方法であって， 該ＳｉＧｅ混晶の単結晶（６）表面にアンチモン及びガ
リウムのうち何れか一種の原子を付着する工程と， 次いで，該原子が付着した該ＳｉＧｅ混晶の単結晶
（６）表面にシリコン及び炭化珪素のうち何れか一つを
堆積する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 ＳｉＧｅ混晶の単結晶（６）層からなる
ベース領域上に，シリコン及び炭化珪素のうち何れか一
つを堆積してエミッタ領域（８）を形成するヘテロ接合
バイポーラトランジスタを含む半導体装置の製造方法で
あって， 請求項１記載の半導体装置の製造方法により該ベース領
域上に該エミッタ領域（８）を堆積することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32494291A JPH05160142A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32494291A JPH05160142A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160142A true JPH05160142A (ja) | 1993-06-25 |
Family
ID=18171349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32494291A Withdrawn JPH05160142A (ja) | 1991-12-10 | 1991-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160142A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723378A (en) * | 1995-03-22 | 1998-03-03 | Nec Corporation | Fabrication method of semiconductor device using epitaxial growth process |
| US6337251B1 (en) * | 1999-04-27 | 2002-01-08 | Nec Corporation | Method of manufacturing semiconductor device with no parasitic barrier |
-
1991
- 1991-12-10 JP JP32494291A patent/JPH05160142A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723378A (en) * | 1995-03-22 | 1998-03-03 | Nec Corporation | Fabrication method of semiconductor device using epitaxial growth process |
| US6337251B1 (en) * | 1999-04-27 | 2002-01-08 | Nec Corporation | Method of manufacturing semiconductor device with no parasitic barrier |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |