JPS5847867B2 - ハンドウタイソウチ - Google Patents
ハンドウタイソウチInfo
- Publication number
- JPS5847867B2 JPS5847867B2 JP50023745A JP2374575A JPS5847867B2 JP S5847867 B2 JPS5847867 B2 JP S5847867B2 JP 50023745 A JP50023745 A JP 50023745A JP 2374575 A JP2374575 A JP 2374575A JP S5847867 B2 JPS5847867 B2 JP S5847867B2
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- Japan
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- silicon
- electrode
- semiconductor
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は表面から非常に浅い深さに形或されたＰＮ接
合を有す半導体装置に於で、該ＰＮ接合上に新たにエビ
タキシアル層を形成し、その上に電極を形威した構造を
持つ電極取出口を有す半導体装置に関する。
合を有す半導体装置に於で、該ＰＮ接合上に新たにエビ
タキシアル層を形成し、その上に電極を形威した構造を
持つ電極取出口を有す半導体装置に関する。
最近、半導体素子の高周波特性、あるいは応答速度の特
性を改善するため、ＰＮ接合が急峻な階段型となるよう
不純物を分布させる要求が強い。
性を改善するため、ＰＮ接合が急峻な階段型となるよう
不純物を分布させる要求が強い。
現在のプレーナ技術に於で、そのような不純物を形成す
るためには、出来るだけＰＮ接合の深さを浅くせざるを
得ない。
るためには、出来るだけＰＮ接合の深さを浅くせざるを
得ない。
ところが、この浅いＰＮ接合にするとオーミツク電極の
取り出し方が困難になるという欠点が生ずる。
取り出し方が困難になるという欠点が生ずる。
即ち、例えば従来のブレーナ法で、しかも従来の熱拡散
法で不純物を導入し浅い接合を形或した場合、従来の熱
拡散法ではどうしても半導体表面の不純物濃度が高くな
るので、欠陥を生じ易く、その格子欠陥や転位を通して
電極用金属が移動し、ＰＮ接合部を突き抜ける事故が生
ずる。
法で不純物を導入し浅い接合を形或した場合、従来の熱
拡散法ではどうしても半導体表面の不純物濃度が高くな
るので、欠陥を生じ易く、その格子欠陥や転位を通して
電極用金属が移動し、ＰＮ接合部を突き抜ける事故が生
ずる。
また、例えばブレーナ技術で硅素に作製した浅いＰＮ接
合に対してアルミニウムでオーミツク電極を取り付ける
場合、絶縁保護膜と硅素との界面にアルミニウムが浸透
し、ＰＮ接合部を短絡してしまう場合も多い。
合に対してアルミニウムでオーミツク電極を取り付ける
場合、絶縁保護膜と硅素との界面にアルミニウムが浸透
し、ＰＮ接合部を短絡してしまう場合も多い。
またこのような欠陥や、あるいはアルミニウムの浸透が
少ないとしても、従来のブレーナ方式でバイポーラトラ
ンジスタを作る時に、エミツタ接合形成の際、必然的に
絶縁保護膜上がガラス化され、このガラス層を除去する
と元の拡散用孔より大きな孔があいてしまうのでＰＮ接
合の縁端部が露出され易くなる。
少ないとしても、従来のブレーナ方式でバイポーラトラ
ンジスタを作る時に、エミツタ接合形成の際、必然的に
絶縁保護膜上がガラス化され、このガラス層を除去する
と元の拡散用孔より大きな孔があいてしまうのでＰＮ接
合の縁端部が露出され易くなる。
高周波トランジスタや高速動作を要求される素子では、
ＰＮ接合形或のための拡散用窓と、電極金属の取出口の
孔とを共用せざるを得ない場合が多いので、上記の欠点
は素子製造上大きな問題である。
ＰＮ接合形或のための拡散用窓と、電極金属の取出口の
孔とを共用せざるを得ない場合が多いので、上記の欠点
は素子製造上大きな問題である。
この発明の目的は浅いＰＮ接合を有す場合でもオーミツ
ク電極を容易に取り付けられる技術を提供することにあ
る。
ク電極を容易に取り付けられる技術を提供することにあ
る。
この発明の半導体装置では、浅いＰＮ接合を有す半導体
基板上に設けられた絶縁保護膜の電極取出口に於で、半
導体基板上に新たに低温で半導体を固相にてエビタキシ
アル成長させ、その後電極金属を付着せしめて形成した
引出し電極を有すことを特徴とする。
基板上に設けられた絶縁保護膜の電極取出口に於で、半
導体基板上に新たに低温で半導体を固相にてエビタキシ
アル成長させ、その後電極金属を付着せしめて形成した
引出し電極を有すことを特徴とする。
この発明の原理は、単結晶の半導体基板上に金属蒸着膜
を付着させ、その上に更に非品質の、基板と同じ半導体
を蒸着して、それを金属と半導体の共晶点より低い温度
で加熱すると、非晶質半導体が金属蒸着膜と化合し、か
つ非晶質半導体の原子が金属蒸着膜を通過して基板半導
体と金属一半導体化合物層との界面にて再結晶化し、単
結晶半導体として固相の状態でエビタキシアル成長する
という公知の事実と、その公知技術を、浅いＰＮ接合を
有す電極取出口に適用して、従来得られなかった高周波
特性を有す極めて浅いＰＮ接合に対してもオーミツク電
極が形成できるようになったという新たな発見と、その
ようにして形或した電極が熱的にも電気的にも安定であ
るという新たな発見に基く。
を付着させ、その上に更に非品質の、基板と同じ半導体
を蒸着して、それを金属と半導体の共晶点より低い温度
で加熱すると、非晶質半導体が金属蒸着膜と化合し、か
つ非晶質半導体の原子が金属蒸着膜を通過して基板半導
体と金属一半導体化合物層との界面にて再結晶化し、単
結晶半導体として固相の状態でエビタキシアル成長する
という公知の事実と、その公知技術を、浅いＰＮ接合を
有す電極取出口に適用して、従来得られなかった高周波
特性を有す極めて浅いＰＮ接合に対してもオーミツク電
極が形成できるようになったという新たな発見と、その
ようにして形或した電極が熱的にも電気的にも安定であ
るという新たな発見に基く。
尚上記公知技術は、例えば１９７４年６月１日に米国物
理学会（Ａｍｅ ｒ ｉ ｃａｎ Ｉｎｓｔｉ−ｔｕｔ
ｅ ｏｆ Ｐｈｙｓｉｃｓ） で発行したアブライド
フイズイツクスレターズ誌（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓＬｅｔｔｅｒｓ）の第２５巻第１号、３頁から５
頁にかけて、カナリ、メイヤー、オクタビアニ、シガー
ドとパンデアヴエグ（Ｃ． Ｃａｎａｌｉ ，Ｊ ．
Ｗ．Ｍａｙｅｒ，Ｇ．Ｏｔｔａｖｉａｎｉ ，Ｄ．Ｓｉ
ｇｕｒｄ ａｎｄ Ｗ．ｖａｎｄｅｒ Ｗｅｇ ）によ
り報告されている。
理学会（Ａｍｅ ｒ ｉ ｃａｎ Ｉｎｓｔｉ−ｔｕｔ
ｅ ｏｆ Ｐｈｙｓｉｃｓ） で発行したアブライド
フイズイツクスレターズ誌（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓＬｅｔｔｅｒｓ）の第２５巻第１号、３頁から５
頁にかけて、カナリ、メイヤー、オクタビアニ、シガー
ドとパンデアヴエグ（Ｃ． Ｃａｎａｌｉ ，Ｊ ．
Ｗ．Ｍａｙｅｒ，Ｇ．Ｏｔｔａｖｉａｎｉ ，Ｄ．Ｓｉ
ｇｕｒｄ ａｎｄ Ｗ．ｖａｎｄｅｒ Ｗｅｇ ）によ
り報告されている。
この発明の一般的な効果として先ず第１に従来のプレー
ナ技術では取り付けられなかった浅いＰｎ接合に対して
もオーミツク電極を取り付けられるようになったことが
あげられる。
ナ技術では取り付けられなかった浅いＰｎ接合に対して
もオーミツク電極を取り付けられるようになったことが
あげられる。
第２に、このように形威された電極は、従来の金属一半
導体接触より副熱性に優れていることがあげられる。
導体接触より副熱性に優れていることがあげられる。
更に第３の効果として低温での熱処理で形成できるため
半導体基板上にプロセスで導入される欠陥、いわゆるＰ
ｒｏｃｅｓｓ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔが入らな
いので低雑音素子が得られ、電気的にも良好な素子が得
られるという点があげられる。
半導体基板上にプロセスで導入される欠陥、いわゆるＰ
ｒｏｃｅｓｓ ｉｎｄｕｃｅｄ ｄｅｆｅｃｔが入らな
いので低雑音素子が得られ、電気的にも良好な素子が得
られるという点があげられる。
次にこの発明の実施例を図面を参照して説明する。
先ず第１の実施例として硅素基板に形成したバイポーラ
トランジスタに適用した場合を掲げる。
トランジスタに適用した場合を掲げる。
第１図はその工程を順に説明したものである。
図Ａのように二酸化硅素膜１１で被膜されたＰ型硅素薄
片１２を用意し、その二酸化硅素膜１１に選択的に孔を
あけ、ｎ型不純物を浅く拡散させる。
片１２を用意し、その二酸化硅素膜１１に選択的に孔を
あけ、ｎ型不純物を浅く拡散させる。
浅くかつ急峻な階段型接合を形成するには不純物として
砒素を用いるとよいことが知られている。
砒素を用いるとよいことが知られている。
例えば９００℃で砒素を１５分拡散させると約０．１μ
の位置にＰｎ接合１３が形成できる。
の位置にＰｎ接合１３が形成できる。
次いで図Ｂのように電子ビーム蒸着法によりパラシウム
１４を６００〜２０００人、更にその上に硅素１５を５
０００人〜１μの厚さになるよう連続蒸着する。
１４を６００〜２０００人、更にその上に硅素１５を５
０００人〜１μの厚さになるよう連続蒸着する。
そのまま真空中で５００〜５５０°Ｃで加熱すると蒸着
した硅素１５は図Ｃｌ，図Ｃ−２、図Ｃ一３の段階を経
て基板硅素１２上に新たにエビタキシアル層１６として
固相のまま再結晶される。
した硅素１５は図Ｃｌ，図Ｃ−２、図Ｃ一３の段階を経
て基板硅素１２上に新たにエビタキシアル層１６として
固相のまま再結晶される。
即ち、先ずパラジウム１４がパラジウム硅化物１７とな
り、その時元のパラジウムの厚さの約０．７倍の厚さに
相当する蒸着硅素１５が消費される（図Ｃ−１）。
り、その時元のパラジウムの厚さの約０．７倍の厚さに
相当する蒸着硅素１５が消費される（図Ｃ−１）。
更に時間が経過すると残りの蒸着硅素１５はパラジウム
硅化物１７中を拡散し固溶度を超えた分が基板硅素１２
上に成長する図Ｃ２ｏ最終的には図Ｃ−３のように最初
表面にあった蒸着硅素１５が全て内部へ拡散し、基板硅
素１２上にエビタキシアル層１６として再析出し単結晶
層となる。
硅化物１７中を拡散し固溶度を超えた分が基板硅素１２
上に成長する図Ｃ２ｏ最終的には図Ｃ−３のように最初
表面にあった蒸着硅素１５が全て内部へ拡散し、基板硅
素１２上にエビタキシアル層１６として再析出し単結晶
層となる。
下地が二酸化硅素１１の場合にはエビタキシアル成長せ
ず、この温度では結晶再配列は起こらないので、混合物
層１７′として存在する。
ず、この温度では結晶再配列は起こらないので、混合物
層１７′として存在する。
次いで図Ｄに示したように通常よく使用されている方法
で化学的に窒化硅素膜を被覆しそれを選択的に除去して
マスク１８を形成し、プラズマエッチングにより露出し
ているパラジウム硅化物１７及びパラジウムと硅素の混
合物層１７′を除去する。
で化学的に窒化硅素膜を被覆しそれを選択的に除去して
マスク１８を形成し、プラズマエッチングにより露出し
ているパラジウム硅化物１７及びパラジウムと硅素の混
合物層１７′を除去する。
その後マスク１８を除去して図Ｅのように電極金属とし
て例えばアルミニウムを１μほど蒸着し、引出し電極１
９を形成し完或する。
て例えばアルミニウムを１μほど蒸着し、引出し電極１
９を形成し完或する。
この実施例の第１の効果はＰｎ接合部１３と電極金属と
してのアルミニウム１９との間が離れているので電極金
属が浸透して行きＰｎ接合を短終する事故の発生率が非
常に少なくなることである。
してのアルミニウム１９との間が離れているので電極金
属が浸透して行きＰｎ接合を短終する事故の発生率が非
常に少なくなることである。
従来、不純物拡散の窓と電極金属形成用窓とを共用する
素子でＰｎ接合の深さが０．１μ程度の集積回路素子を
歩留りよく生産することは不可能に近かった。
素子でＰｎ接合の深さが０．１μ程度の集積回路素子を
歩留りよく生産することは不可能に近かった。
第２の効果はパラジウム硅化物１７を介してオーミツク
電極１９が取付けられるので、ビームリード素子並の熱
的に安定な素子が得られることである。
電極１９が取付けられるので、ビームリード素子並の熱
的に安定な素子が得られることである。
従来の方法ではアルミニウムを蒸着したあと４ ５ ０
０Ｃ〜５５０℃で１５分程度の熱処理が必要で、この
熱処理中に前記の如くアルミニウムが硅素と二酸化硅素
の界面に浸透したり、あるいは欠陥や転位を通して硅素
中を増速拡散しＰｎ接合を突き抜けていったりしていた
。
０Ｃ〜５５０℃で１５分程度の熱処理が必要で、この
熱処理中に前記の如くアルミニウムが硅素と二酸化硅素
の界面に浸透したり、あるいは欠陥や転位を通して硅素
中を増速拡散しＰｎ接合を突き抜けていったりしていた
。
本発明の構造では、周相によるエビタキシアル層が１０
００人もあれば５００’Ｃで１５分の熱処理をしてもＰ
Ｎ接合の短絡事故は発生しなかった。
００人もあれば５００’Ｃで１５分の熱処理をしてもＰ
Ｎ接合の短絡事故は発生しなかった。
これは新たに析出したこのエビタキシアル層が均一な単
結晶となっていることに起因すると考えられる。
結晶となっていることに起因すると考えられる。
更にまた、エミツタの逆剛圧が７，０■の素子を用いて
３００℃で３■の逆バイアスを印加しておく試験でも、
試験後に−５■の印加時の逆方向電流は、少なくとも１
００時間以内では１桁以内の変動しか示さなかった。
３００℃で３■の逆バイアスを印加しておく試験でも、
試験後に−５■の印加時の逆方向電流は、少なくとも１
００時間以内では１桁以内の変動しか示さなかった。
第３の効果は、この固相エピタキシアル層中には数φの
オーダーでパラジウムが残存しており、Ｐｎ接合上にこ
の固相エピタキシアル層を通してパラジウム硅化物を介
しアルミニウムが付いている電極構造のオーミツクコン
タクト抵抗値は、従来と何ら遜色が無いことである。
オーダーでパラジウムが残存しており、Ｐｎ接合上にこ
の固相エピタキシアル層を通してパラジウム硅化物を介
しアルミニウムが付いている電極構造のオーミツクコン
タクト抵抗値は、従来と何ら遜色が無いことである。
更にまた従来は上記のようにアルミニウムを蒸着したあ
と４５０〜５５００Ｃの熱処理を要したが、この方法で
は熱処理は行なわなくても従来と同程度のコンタクト抵
抗の電極が形成できる。
と４５０〜５５００Ｃの熱処理を要したが、この方法で
は熱処理は行なわなくても従来と同程度のコンタクト抵
抗の電極が形成できる。
以上の実施例では絶縁保護膜１１に選択的に孔をあけて
不純物を拡散し、浅いＰＮ接合を作った場合の例を示し
たが、本発明は単にこのような場合のみならず、第２図
に示すように基板２１上に全面に基板２１とは反対の電
気伝導型を示す薄いエビタキシアル層２２がある場合で
も、同様に適用できる。
不純物を拡散し、浅いＰＮ接合を作った場合の例を示し
たが、本発明は単にこのような場合のみならず、第２図
に示すように基板２１上に全面に基板２１とは反対の電
気伝導型を示す薄いエビタキシアル層２２がある場合で
も、同様に適用できる。
即ち電極取出口にて半導体が露出している個所に新たに
固相エピタキシアル層２３を形成して電極金属２４の浸
透を防ぐことができる。
固相エピタキシアル層２３を形成して電極金属２４の浸
透を防ぐことができる。
また本発明はＭＯＳ素子にも使える。
第３図はフラットＭＯＳ素子（あるいはＬＯＣＯＳとも
呼ばれる）に適用した例である。
呼ばれる）に適用した例である。
即ち素子領域外は厚い絶縁膜３１で被膜されており、素
子部には所望の閾値電圧になるよう膜厚を制御されたゲ
ート絶縁膜３２がある。
子部には所望の閾値電圧になるよう膜厚を制御されたゲ
ート絶縁膜３２がある。
このゲート絶縁膜の下のチャンネル長Ｌは素子の高速動
作と目的とする時には１〜２μにする必要がある。
作と目的とする時には１〜２μにする必要がある。
ゲイン定数はこのチャンネル長Ｌの逆数に比例するので
Ｌが小さい時は尚更誤差を精密に制御しなければならな
い。
Ｌが小さい時は尚更誤差を精密に制御しなければならな
い。
更にまた浮遊容量を少なくするためにもゲート絶縁膜３
２の下にソース３３、ドレイン３４の領域が出来るだけ
入り込まぬ方が望ましい。
２の下にソース３３、ドレイン３４の領域が出来るだけ
入り込まぬ方が望ましい。
そこでゲート絶縁膜３２近くではソース３３、ドレイン
３４のＰｎ接合は出来るだけ浅くする必要がある。
３４のＰｎ接合は出来るだけ浅くする必要がある。
ここで従来の方法ではソース３３及びドレイン３４に対
するオーミツクコンタクトをとる時前記のような問題を
生じていた。
するオーミツクコンタクトをとる時前記のような問題を
生じていた。
本発明により図の如く固相エピタキシアル層３５をソー
ス及びドレインの電極取出口に介在させてやれば、この
オーミツク電極の取付けの際、ソース及びドレインのＰ
Ｎ接合での短絡事故を防ぐことが出来る。
ス及びドレインの電極取出口に介在させてやれば、この
オーミツク電極の取付けの際、ソース及びドレインのＰ
Ｎ接合での短絡事故を防ぐことが出来る。
本発明は単に硅素に限らずゲルマニウムの場合でも同様
に適用できる。
に適用できる。
第１図は本発明の実施例の工程を順次説明するための図
、第２図は本発明の他の実施例の断面図であり、第３図
は更に本発明の他の実施例を説明するための断面図であ
る。 １１，３１・・・・・・二酸化硅素膜、１２．２１・・
・・・・基板硅素、１３・・・・・・Ｐｎ接合、１４・
・・・・・パラジウム蒸着膜、１５・・・・・・非晶質
硅素蒸着膜、１６，２３，３５・・・・・・固相エピタ
キシアル層、１７・・・・・・パラジウム硅化物、１７
′・・・・・・パラジウムー硅素混合物、１８・・・・
・・窒化硅素膜、１９．２４・・・・・・アルミニウム
電極金属、２２・・・・・・薄いエビタキシアル層、３
２・・・・・・ゲート酸化膜、３３・・・・・・ソース
、３４・・・・・・ドレイン。
、第２図は本発明の他の実施例の断面図であり、第３図
は更に本発明の他の実施例を説明するための断面図であ
る。 １１，３１・・・・・・二酸化硅素膜、１２．２１・・
・・・・基板硅素、１３・・・・・・Ｐｎ接合、１４・
・・・・・パラジウム蒸着膜、１５・・・・・・非晶質
硅素蒸着膜、１６，２３，３５・・・・・・固相エピタ
キシアル層、１７・・・・・・パラジウム硅化物、１７
′・・・・・・パラジウムー硅素混合物、１８・・・・
・・窒化硅素膜、１９．２４・・・・・・アルミニウム
電極金属、２２・・・・・・薄いエビタキシアル層、３
２・・・・・・ゲート酸化膜、３３・・・・・・ソース
、３４・・・・・・ドレイン。
Claims (1)
- １ 半導体基板上に開孔を有する絶縁被膜が設けられ、
該開孔の部分の前記半導体基板上に固相エピタキシャル
成長させた金属を含有する単結晶半導体層が設けられ、
該単結晶半導体層上に金属硅化物層が設けられ、該金属
硅化物層上に電極が形成されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50023745A JPS5847867B2 (ja) | 1975-02-26 | 1975-02-26 | ハンドウタイソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50023745A JPS5847867B2 (ja) | 1975-02-26 | 1975-02-26 | ハンドウタイソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5198956A JPS5198956A (ja) | 1976-08-31 |
| JPS5847867B2 true JPS5847867B2 (ja) | 1983-10-25 |
Family
ID=12118837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50023745A Expired JPS5847867B2 (ja) | 1975-02-26 | 1975-02-26 | ハンドウタイソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5847867B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4109372A (en) * | 1977-05-02 | 1978-08-29 | International Business Machines Corporation | Method for making an insulated gate field effect transistor utilizing a silicon gate and silicide interconnection vias |
| JPS5933825A (ja) * | 1982-08-19 | 1984-02-23 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60107831A (ja) * | 1983-11-17 | 1985-06-13 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1975
- 1975-02-26 JP JP50023745A patent/JPS5847867B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5198956A (ja) | 1976-08-31 |
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