JPH04226082A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04226082A JPH04226082A JP10452491A JP10452491A JPH04226082A JP H04226082 A JPH04226082 A JP H04226082A JP 10452491 A JP10452491 A JP 10452491A JP 10452491 A JP10452491 A JP 10452491A JP H04226082 A JPH04226082 A JP H04226082A
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- 239000000758 substrate Substances 0.000 claims abstract description 33
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Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳト
ランジスタに関する。本発明は、ドレイン領域を半導体
基板全層にわたり形成して下層の絶縁体に接しさせる一
方、ソース領域を浅くして下層の絶縁体に接しないよう
形成させることにより、バックチャネルの形成によるオ
フリーク電流を抑制し、しかもドレインの接合容量を小
さくすることができるＳＯＩ基板を用いたＭＯＳトラン
ジスタである。
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳト
ランジスタに関する。本発明は、ドレイン領域を半導体
基板全層にわたり形成して下層の絶縁体に接しさせる一
方、ソース領域を浅くして下層の絶縁体に接しないよう
形成させることにより、バックチャネルの形成によるオ
フリーク電流を抑制し、しかもドレインの接合容量を小
さくすることができるＳＯＩ基板を用いたＭＯＳトラン
ジスタである。
【０００２】
【従来の技術】従来のＳＯＩ基板を用いたＭＯＳトラン
ジスタを図７を用いて説明する。絶縁体１上に半導体基
板２があり、そこにチャネル３及びソース４、ドレイン
５が設けられている。ソース４、ドレイン５は両者共絶
縁体１に接している。チャネル３上にはゲート絶縁膜６
、その上にはゲート電極７が設けられている。
ジスタを図７を用いて説明する。絶縁体１上に半導体基
板２があり、そこにチャネル３及びソース４、ドレイン
５が設けられている。ソース４、ドレイン５は両者共絶
縁体１に接している。チャネル３上にはゲート絶縁膜６
、その上にはゲート電極７が設けられている。
【０００３】
【発明が解決しようとする課題】しかしながら、チャネ
ル３と絶縁体１との界面８は電荷が多く存在するため、
この電荷により界面８近傍に空乏層または反転層、即ち
バックチャネルが形成されやすくなる。その結果、オフ
リーク電流が流れる。逆にバックチャネル形成を防ぐた
め、ソース４、ドレイン５を共に絶縁体１から分離させ
ると、ドレインの接合容量が増大し、ＭＯＳトランジス
タの応答速度が遅くなりＳＯＩ基板を用いるメリットが
なくなる。
ル３と絶縁体１との界面８は電荷が多く存在するため、
この電荷により界面８近傍に空乏層または反転層、即ち
バックチャネルが形成されやすくなる。その結果、オフ
リーク電流が流れる。逆にバックチャネル形成を防ぐた
め、ソース４、ドレイン５を共に絶縁体１から分離させ
ると、ドレインの接合容量が増大し、ＭＯＳトランジス
タの応答速度が遅くなりＳＯＩ基板を用いるメリットが
なくなる。
【０００４】さらに、ソース４、ドレイン５が絶縁体１
に接した従来構造では基板電位を取り固定することがで
きない。基板電位の不安定性は電気特性の不安定性を招
く。
に接した従来構造では基板電位を取り固定することがで
きない。基板電位の不安定性は電気特性の不安定性を招
く。
【０００５】
【課題を解決するための手段】そこで、本発明では、Ｓ
ＯＩ基板を用いたＭＯＳトランジスタにおいて、ソース
領域のみを浅くして下層の絶縁体に接しないようにする
ことで、応答速度をおとすことなくバックチャネルの形
成を防ぐようにした。
ＯＩ基板を用いたＭＯＳトランジスタにおいて、ソース
領域のみを浅くして下層の絶縁体に接しないようにする
ことで、応答速度をおとすことなくバックチャネルの形
成を防ぐようにした。
【０００６】
【作用】上記手段により、ドレイン容量を大きくするこ
となく、バックチャネル形成によるオフリーク電流を抑
制することができ、さらに基板電位を取りやすくするこ
とができた。
となく、バックチャネル形成によるオフリーク電流を抑
制することができ、さらに基板電位を取りやすくするこ
とができた。
【０００７】
【実施例】本発明の第１実施例を図１を用いて説明する
。絶縁体１の上に低濃度不純物層からなる半導体基板２
を設けられているＳＯＩ基板を用い、半導体基板２上に
ゲート絶縁膜６及びゲート電極７を形成する。その後、
ソース４、ドレイン５のイオン注入を個別に行う。 ソース４のイオン注入条件は、半導体基板２の厚みをｔ
Ｓ 、ソース、ドレインとなる領域上の絶縁膜（例えば
インプラ酸化膜）の厚みをｔ０ 、イオン注入の平均飛
程とその偏差をＲＰ 、ΔＲＰ その後の熱処理による
不純物の拡散長をＬＤ とすると、 ｔＳ ＋ｔ０ ＞ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ 式
（１）でなければならない。ドレインのイオン注入条件
は、逆に、 ｔＳ ＋ｔ０ ＜ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ 式
（２）である必要がある。
。絶縁体１の上に低濃度不純物層からなる半導体基板２
を設けられているＳＯＩ基板を用い、半導体基板２上に
ゲート絶縁膜６及びゲート電極７を形成する。その後、
ソース４、ドレイン５のイオン注入を個別に行う。 ソース４のイオン注入条件は、半導体基板２の厚みをｔ
Ｓ 、ソース、ドレインとなる領域上の絶縁膜（例えば
インプラ酸化膜）の厚みをｔ０ 、イオン注入の平均飛
程とその偏差をＲＰ 、ΔＲＰ その後の熱処理による
不純物の拡散長をＬＤ とすると、 ｔＳ ＋ｔ０ ＞ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ 式
（１）でなければならない。ドレインのイオン注入条件
は、逆に、 ｔＳ ＋ｔ０ ＜ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ 式
（２）である必要がある。
【０００８】イオン注入を一度で行う第２実施例を図２
を用いて説明する。ソース４上にバッファ層９を設け、
その後ソース、ドレインのイオン注入を行う。バッファ
層は酸化膜でも窒化膜でもポリシリコンでも構わない。 バッファ層の厚みｔＢ を、 ｔＳ ＋ｔ０ ＋ｔＢ ＞ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ ＞ｔＳ ＋ｔ０ 式（３）なる式
を満たすよう選ばなければならない。
を用いて説明する。ソース４上にバッファ層９を設け、
その後ソース、ドレインのイオン注入を行う。バッファ
層は酸化膜でも窒化膜でもポリシリコンでも構わない。 バッファ層の厚みｔＢ を、 ｔＳ ＋ｔ０ ＋ｔＢ ＞ＲＰ ＋３ΔＲＰ ＋Ｌ
Ｄ ＞ｔＳ ＋ｔ０ 式（３）なる式
を満たすよう選ばなければならない。
【０００９】図３は第３実施例の断面図である。ゲート
電極７の形成までは第１実施例と同様である。その後ソ
ース側のみに深く半導体基板２を同導電型の不純物層１
３をイオン注入により形成する。注入の条件は、
ｔ０ ＜ＲＰ −３ΔＲＰ −ＬＤ
式（
４）を満たす深さで、次のソース、ドレインのイオン注
入でソース４の下の半導体基板が反転しないような十分
な濃さの濃度にしなければならない。
電極７の形成までは第１実施例と同様である。その後ソ
ース側のみに深く半導体基板２を同導電型の不純物層１
３をイオン注入により形成する。注入の条件は、
ｔ０ ＜ＲＰ −３ΔＲＰ −ＬＤ
式（
４）を満たす深さで、次のソース、ドレインのイオン注
入でソース４の下の半導体基板が反転しないような十分
な濃さの濃度にしなければならない。
【００１０】次に基板電位をとる場合の実施例を説明す
る。図４は、基板電位の取り方を示す実施例の（ａ）は
平面図、（ｂ）はＡ−Ａ’線の断面図である。図５は基
板電位の取り方を示す他の実施例の（ａ）は平面図、（
ｂ）はＡ−Ａ’線の断面図である。ソース側のコンタク
ト孔１０を、ソース４と半導体基板２の両者にまたがる
ように開穴する。そこに金属電極１１を堆積しソース４
と基板２を同時に電源に接続する。チャネル下の基板電
位はソース４の下を介して電源電位に固定される。
る。図４は、基板電位の取り方を示す実施例の（ａ）は
平面図、（ｂ）はＡ−Ａ’線の断面図である。図５は基
板電位の取り方を示す他の実施例の（ａ）は平面図、（
ｂ）はＡ−Ａ’線の断面図である。ソース側のコンタク
ト孔１０を、ソース４と半導体基板２の両者にまたがる
ように開穴する。そこに金属電極１１を堆積しソース４
と基板２を同時に電源に接続する。チャネル下の基板電
位はソース４の下を介して電源電位に固定される。
【００１１】本発明のごとく、ソース４と絶縁体１とを
分離させる方式は、半導体基板２が薄膜化した場合に問
題を生じる可能性がある。それは、コンタクト開穴時の
ソース４領域の突き抜けである。コンタクト径が１μｍ
以下となると、異方性の強い、従って酸化膜とＳｉとの
選択比がとれないエッチングが必要となるが、オーバー
エッチの際に浅いソース領域４を突き抜けて電極がとれ
なくなる可能性がある。
分離させる方式は、半導体基板２が薄膜化した場合に問
題を生じる可能性がある。それは、コンタクト開穴時の
ソース４領域の突き抜けである。コンタクト径が１μｍ
以下となると、異方性の強い、従って酸化膜とＳｉとの
選択比がとれないエッチングが必要となるが、オーバー
エッチの際に浅いソース領域４を突き抜けて電極がとれ
なくなる可能性がある。
【００１２】この対策として第５の実施例を示す。図６
（ａ）は図１からＨＦ系のエッチャントでソース４、ド
レイン５上の酸化膜を除去したものである。その後、ソ
ース４、ドレイン５上にＳｉのエピタキシャル成長を行
い、エピ層１２を設ける（図６（ｂ））。エピ層のドー
ピングは、イオン注入やＭｏｌｅｃｕｌａｒ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ、ソース４、ドレイン５から
の固相拡散等を用いる。エピ層１２の厚みは選択比やオ
ーバーエッチ量によるが、５００〜３０００Åでよい。 その後、中間絶縁層１４を堆積しコンタクト孔１０を開
穴して（図６（ｃ））、金属電極１１を形成する（図６
（ｄ））。このようにエピ層を形成しておけば、このエ
ピ層の厚み分オーバーエッチを防止できる。
（ａ）は図１からＨＦ系のエッチャントでソース４、ド
レイン５上の酸化膜を除去したものである。その後、ソ
ース４、ドレイン５上にＳｉのエピタキシャル成長を行
い、エピ層１２を設ける（図６（ｂ））。エピ層のドー
ピングは、イオン注入やＭｏｌｅｃｕｌａｒ Ｌａｙｅ
ｒ Ｄｅｐｏｓｉｔｉｏｎ、ソース４、ドレイン５から
の固相拡散等を用いる。エピ層１２の厚みは選択比やオ
ーバーエッチ量によるが、５００〜３０００Åでよい。 その後、中間絶縁層１４を堆積しコンタクト孔１０を開
穴して（図６（ｃ））、金属電極１１を形成する（図６
（ｄ））。このようにエピ層を形成しておけば、このエ
ピ層の厚み分オーバーエッチを防止できる。
【００１３】
【発明の効果】以上述べてきたように、本発明では、Ｓ
ＯＩ基板を用いたＭＯＳトランジスタのソース領域のみ
を絶縁体から分離させることによりバックチャネルの形
成によるオフリーク電流を抑制し、チャネル下の基板電
位を取りやすくし、しかもドレイン容量の小さな高速Ｍ
ＯＳトランジスタを得ることができる。また、エピ層を
ソス、ドレイン上に十分な厚さに形成することで、コン
タクト開穴時のソース領域の突き抜けを防止できる。さ
らにＳＯＩであることから絶縁体に到達した放射線によ
って形成された電子、正孔は、Ｓｉ基板に到達しないの
で、耐放射線性に優れ、高速、微細で工程の簡素なＬＳ
Ｉを得ることが可能である。
ＯＩ基板を用いたＭＯＳトランジスタのソース領域のみ
を絶縁体から分離させることによりバックチャネルの形
成によるオフリーク電流を抑制し、チャネル下の基板電
位を取りやすくし、しかもドレイン容量の小さな高速Ｍ
ＯＳトランジスタを得ることができる。また、エピ層を
ソス、ドレイン上に十分な厚さに形成することで、コン
タクト開穴時のソース領域の突き抜けを防止できる。さ
らにＳＯＩであることから絶縁体に到達した放射線によ
って形成された電子、正孔は、Ｓｉ基板に到達しないの
で、耐放射線性に優れ、高速、微細で工程の簡素なＬＳ
Ｉを得ることが可能である。
【図１】本発明による第１実施例の半導体装置の断面図
である。
である。
【図２】本発明による第２実施例の半導体装置の断面図
である。
である。
【図３】本発明による第３実施例の断面図である。
【図４】本発明の基板電位の取り方を示す実施例で、（
ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図であ
る。
ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図であ
る。
【図５】本発明の基板電位の取り方を示す他の実施例で
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図
である。
、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図
である。
【図６】突き抜け防止用エピタキシャル成長層の形成方
法の工程順断面図である。
法の工程順断面図である。
【図７】従来の半導体装置の断面図である。
１ 絶縁体
２ 半導体基板
３ チャネル領域
４ ソース領域
５ ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
８ バックチャネル
９ バッファ層
１０ コンタクト領域
１１ 金属電極
１２ エピ層
１３ 不純物層
１４ 中間絶縁層
Claims (2)
- 【請求項１】 絶縁体上に設けられた半導体基板と、
前記半導体基板内に設けられ前記絶縁体と分離されたソ
ース領域と、前記半導体基板内に設けられ前記絶縁体に
接したドレイン領域と、前記ソース・ドレイン領域に挟
まれたチャネル領域と、前記チャネル領域上に設けられ
たゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲ
ート電極とからなる半導体装置。 - 【請求項２】 前記ソース領域および前記ドレイン領
域上にエピタキシャル層を設けたことを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10452491A JPH04226082A (ja) | 1990-05-21 | 1991-05-09 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13053590 | 1990-05-21 | ||
| JP2-130535 | 1990-05-21 | ||
| JP14302490 | 1990-05-30 | ||
| JP2-143024 | 1990-05-30 | ||
| JP10452491A JPH04226082A (ja) | 1990-05-21 | 1991-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04226082A true JPH04226082A (ja) | 1992-08-14 |
Family
ID=27310248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10452491A Pending JPH04226082A (ja) | 1990-05-21 | 1991-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04226082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
-
1991
- 1991-05-09 JP JP10452491A patent/JPH04226082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
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