JPS5933825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5933825A JPS5933825A JP14372282A JP14372282A JPS5933825A JP S5933825 A JPS5933825 A JP S5933825A JP 14372282 A JP14372282 A JP 14372282A JP 14372282 A JP14372282 A JP 14372282A JP S5933825 A JPS5933825 A JP S5933825A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体基板表面の拡散層と接続する配線を改
良した半導体装置の製造方法に関する。
良した半導体装置の製造方法に関する。
従来、半導体装置の電極や配線材料としては、素子を自
己整合法で作製したシ・高温の熱処理に耐えうるという
点で優れている多結晶シリコン膜が用いられていた０ しかしながら、この多結晶シリコン膜は非常に高濃度の
不純物をドーグしても比抵抗がめ為なシ高く、素子の微
細化につれて高速動作が不利になるという欠点があった
。また・不純物をドープした多結晶シリコン膜を半導体
基板上に形成した場合、不純物が前記基板中に深く拡散
してトランジスタ等の素子の動作特性、特にしきい値に
悪影響を及ぼした。
己整合法で作製したシ・高温の熱処理に耐えうるという
点で優れている多結晶シリコン膜が用いられていた０ しかしながら、この多結晶シリコン膜は非常に高濃度の
不純物をドーグしても比抵抗がめ為なシ高く、素子の微
細化につれて高速動作が不利になるという欠点があった
。また・不純物をドープした多結晶シリコン膜を半導体
基板上に形成した場合、不純物が前記基板中に深く拡散
してトランジスタ等の素子の動作特性、特にしきい値に
悪影響を及ぼした。
このようなことから、最近、金属と半導体からなる金属
間化合物半導体膜例えばＭａｉｌ□膜が電極や配線の材
料として用いられている。かかるＭｏ Ｓ ｌ□膜はト
ランジスタ等の素子を作る際の高温過程において安定で
あって自己整合法も適用でき、更に多結晶シリコン膜と
比べて比抵抗を１桁近く改善できるという利点を有する
。しかしガから、Ｍｏ５ｔ□膜は次に示す欠点を有して
いた。■半導体基板に単に蒸着しただけでは該基板とオ
ーミ、り性を持つ事ができず、配線材料として不適であ
る。オーミック性を持つ事ができない理由は、熱工程に
おいてＭｏ５ｔ□膜中の不純物が非常に速く拡散してＭ
ｏ５ｔ□膜と基板の界面での不純物濃度が低下するため
である。■Ｍｏ Ｓ ’ ｘ膜形成時の８１とＭＯの比
が２未満となると、基板特にシリコン基板中の８１がＭ
ｏ Ｓ ｌ ｘ膜からなる配線に拡散して配線に陥没が
生じ、基板に形成された接合部に破壊等を招く。
間化合物半導体膜例えばＭａｉｌ□膜が電極や配線の材
料として用いられている。かかるＭｏ Ｓ ｌ□膜はト
ランジスタ等の素子を作る際の高温過程において安定で
あって自己整合法も適用でき、更に多結晶シリコン膜と
比べて比抵抗を１桁近く改善できるという利点を有する
。しかしガから、Ｍｏ５ｔ□膜は次に示す欠点を有して
いた。■半導体基板に単に蒸着しただけでは該基板とオ
ーミ、り性を持つ事ができず、配線材料として不適であ
る。オーミック性を持つ事ができない理由は、熱工程に
おいてＭｏ５ｔ□膜中の不純物が非常に速く拡散してＭ
ｏ５ｔ□膜と基板の界面での不純物濃度が低下するため
である。■Ｍｏ Ｓ ’ ｘ膜形成時の８１とＭＯの比
が２未満となると、基板特にシリコン基板中の８１がＭ
ｏ Ｓ ｌ ｘ膜からなる配線に拡散して配線に陥没が
生じ、基板に形成された接合部に破壊等を招く。
本発明は上記事情に鑑みてなされたもので、半導体基板
と良好にオーミック接続した配線を有するとともに、配
線の陥没等を阻止した半導体装置の製造方法を提供する
ことを目的とするものである。
と良好にオーミック接続した配線を有するとともに、配
線の陥没等を阻止した半導体装置の製造方法を提供する
ことを目的とするものである。
本発明は、半導体基板上の絶縁膜にコンタクト部を形成
した後、全面に金属と半導体からなる金属間化合物半導
体膜を形成し、更に金属間化合物半導体膜上に不純物を
導入しだ非晶質半導体１＠又は多結晶半導体層を形成す
るか或いは金属間化合物半導体膜に不純物をドーピング
した後非晶質半導体層又は多結晶半導体層を形成した後
、前記非晶質半導体層又は多結晶半導体層と金属間化合
物半導体膜を選択的に除去し、しかる後熱処理を施すこ
とによって・半導体基板と金属間化合物半導体膜との界
面に半導体再結晶Ｎを形成して金属間化合物半導体膜か
ら形成される配線と前記基板とにオーミック性をもたら
せるとともに、配線の基板との接触部分における陥没を
阻止し、更にはしきい値電圧の安定化を図ったことを骨
子とする。
した後、全面に金属と半導体からなる金属間化合物半導
体膜を形成し、更に金属間化合物半導体膜上に不純物を
導入しだ非晶質半導体１＠又は多結晶半導体層を形成す
るか或いは金属間化合物半導体膜に不純物をドーピング
した後非晶質半導体層又は多結晶半導体層を形成した後
、前記非晶質半導体層又は多結晶半導体層と金属間化合
物半導体膜を選択的に除去し、しかる後熱処理を施すこ
とによって・半導体基板と金属間化合物半導体膜との界
面に半導体再結晶Ｎを形成して金属間化合物半導体膜か
ら形成される配線と前記基板とにオーミック性をもたら
せるとともに、配線の基板との接触部分における陥没を
阻止し、更にはしきい値電圧の安定化を図ったことを骨
子とする。
本発明をｎチャネルＭＯ８ＦＥＴに適用した場合につい
て第１図〜第６図に基づいて説明する。
て第１図〜第６図に基づいて説明する。
〔１〕まず、比抵抗６Ω−ｃｍＯｐ型シリコン基板１上
に厚さ約５ｏｏｏｌの厚い酸化膜を形成した鋭これを選
択的に除去してフィールＰ酸化膜２′ｆｔ形成した。つ
づいて、酸化処理を施してフィールド酸化膜２で囲まれ
た島状の基板１領域に厚さ約５００Ｘの薄い酸化膜３を
形成した（第１図図示）。次いで、この薄い酸化膜３を
選択的にエツチング除去して後記Ｐレイン領域の一部と
なる拡散層のコンタクト部（寸法２μｍＸ２μｍ）を形
成した。この後、全面に８１とＭＯを例えば２；１の比
率でスパッタ蒸着して金属間化合物半導体膜としての厚
さ約３０００ＸのＭｏ Ｓ Ｉ ｘ膜（ｘ（２）５を形
成した。更に、ＰＨ３と８１Ｈ４の混合ガスによｐｐを
含む厚さ１０００Ｘの非晶質Ｓ１層６を形成した（第２
図図示）。
に厚さ約５ｏｏｏｌの厚い酸化膜を形成した鋭これを選
択的に除去してフィールＰ酸化膜２′ｆｔ形成した。つ
づいて、酸化処理を施してフィールド酸化膜２で囲まれ
た島状の基板１領域に厚さ約５００Ｘの薄い酸化膜３を
形成した（第１図図示）。次いで、この薄い酸化膜３を
選択的にエツチング除去して後記Ｐレイン領域の一部と
なる拡散層のコンタクト部（寸法２μｍＸ２μｍ）を形
成した。この後、全面に８１とＭＯを例えば２；１の比
率でスパッタ蒸着して金属間化合物半導体膜としての厚
さ約３０００ＸのＭｏ Ｓ Ｉ ｘ膜（ｘ（２）５を形
成した。更に、ＰＨ３と８１Ｈ４の混合ガスによｐｐを
含む厚さ１０００Ｘの非晶質Ｓ１層６を形成した（第２
図図示）。
〔１１層次に、前記非晶質６１層６ ％ Ｍｏ Ｓ Ｉ
ｘ膜５を選択的に除去して上面に非晶質Ｓ１ｚ母ター
ン６ｘ’に有するＭｏ５ｔｘ膜からなるｒ−）電極７、
上面に非晶質８１パターン６寓′を有するＭａｉｌｘ膜
からなる配線８を形成した。つづいて、ダート電極７、
配線８等をマスクとして薄い酸化膜３を除去してｆ−ト
酸化膜９を形成した（第３図図示）。
ｘ膜５を選択的に除去して上面に非晶質Ｓ１ｚ母ター
ン６ｘ’に有するＭｏ５ｔｘ膜からなるｒ−）電極７、
上面に非晶質８１パターン６寓′を有するＭａｉｌｘ膜
からなる配線８を形成した。つづいて、ダート電極７、
配線８等をマスクとして薄い酸化膜３を除去してｆ−ト
酸化膜９を形成した（第３図図示）。
−５＝
次いで、１０００℃、１０分間熱酸化処理を施した。
この結果、非晶Ｓ１・臂ターン６１’、６□’及びｒ−
ト電イ祇７、配線８の露出面が酸化されてり゛−ト電極
７、配線８の周囲に厚み３５０Ｘの５Ｉ０２膜１０が形
成された◇まだ、同時に非晶Ｓｌパターン６□′中のＳ
ｌが配線８を通；って基板１方向に拡散すると共にＰが
拡散して基板１と接続する配線８０基板１との界面部分
にＰがド−プされた厚さ５００Ｘの第１の８１層（半導
体再結晶層）１１、が形成されると共に、この８１層１
ノ下の基板１表面にはｎ＋型の拡散層１２が形成された
。
ト電イ祇７、配線８の露出面が酸化されてり゛−ト電極
７、配線８の周囲に厚み３５０Ｘの５Ｉ０２膜１０が形
成された◇まだ、同時に非晶Ｓｌパターン６□′中のＳ
ｌが配線８を通；って基板１方向に拡散すると共にＰが
拡散して基板１と接続する配線８０基板１との界面部分
にＰがド−プされた厚さ５００Ｘの第１の８１層（半導
体再結晶層）１１、が形成されると共に、この８１層１
ノ下の基板１表面にはｎ＋型の拡散層１２が形成された
。
これによシ、配線８は前記第１のＳ１層１１１を介して
基板１と良好なオーミック接触をした。
基板１と良好なオーミック接触をした。
一方、非晶質Ｓ１／４ターン６１′中のＳｔもダート％
ｉ極８を通って基板１方向に拡散しダート電極７のダー
ト酸化膜９界面に第２のＳ１層１１．が形成された（第
４図図示）。
ｉ極８を通って基板１方向に拡散しダート電極７のダー
ト酸化膜９界面に第２のＳ１層１１．が形成された（第
４図図示）。
（ｌｊｌ〕次に、前記Ｓ１０□膜１０を除去した後、ｒ
−ト電極７及びフィールド酸化膜２をマスクとして加
速電圧４ Ｑ ｋｓＶ 、 ト’−ズ−Ｊｉ−３Ｘ１
０’ ” ｃｍ−２の６一 未件下で砒素をイオン注入、活性化してｎ″−型のソー
ス、トゝレイン領域１３．１４を形成した。
−ト電極７及びフィールド酸化膜２をマスクとして加
速電圧４ Ｑ ｋｓＶ 、 ト’−ズ−Ｊｉ−３Ｘ１
０’ ” ｃｍ−２の６一 未件下で砒素をイオン注入、活性化してｎ″−型のソー
ス、トゝレイン領域１３．１４を形成した。
なお、前記拡散層１２はＶレイン領域１４の一部となる
。次いで、全面に、？ツノベーション膜としてのＣＶＩ
Ｊ−８ＩＯ２膜１５を堆積した。更に、前記ンース′頭
肢１３の一部に対応するＣＶＤ−８ＩＯ２ｎＫｘｅを選
択的に除去してコンタクトホールｆ形成した後、Ａｔ配
線１６を形成してＭＯ８型ＦＥＴを製造し、欠（第６図
図示）。
。次いで、全面に、？ツノベーション膜としてのＣＶＩ
Ｊ−８ＩＯ２膜１５を堆積した。更に、前記ンース′頭
肢１３の一部に対応するＣＶＤ−８ＩＯ２ｎＫｘｅを選
択的に除去してコンタクトホールｆ形成した後、Ａｔ配
線１６を形成してＭＯ８型ＦＥＴを製造し、欠（第６図
図示）。
しかして、本発明によれば以下に示す効果を有する。
■ Ｍｏ５ｔｘ膜からなる配線８上にＰ’ｔｙｆむ非晶
質Ｓ１・千ターン６２′を形成した後、熱酸化処理′Ｉ
ｒ：施すことによシ、非晶質Ｓｉ／ｅターン６□′中の
８１が基板１方向に拡散すると共にＰも拡散して基板１
と接続する配線８０基板１との界面部分にＰを含んだ第
１の５ｌｉｉ７１１が形成されるため、配線８を基板１
に対して良好にオーミック接触できる。
質Ｓ１・千ターン６２′を形成した後、熱酸化処理′Ｉ
ｒ：施すことによシ、非晶質Ｓｉ／ｅターン６□′中の
８１が基板１方向に拡散すると共にＰも拡散して基板１
と接続する配線８０基板１との界面部分にＰを含んだ第
１の５ｌｉｉ７１１が形成されるため、配線８を基板１
に対して良好にオーミック接触できる。
■ ■で述べたように第１のｆ３Ｉ 、１製１１．が形
成されることにより、Ｍｏ Ｓ Ｉｘからなる配線８へ
の基板１中の８１の拡散、いわゆる”くわれ”を阻止で
きるだめ、従来のように陥没が生ずるのを防止できる。
成されることにより、Ｍｏ Ｓ Ｉｘからなる配線８へ
の基板１中の８１の拡散、いわゆる”くわれ”を阻止で
きるだめ、従来のように陥没が生ずるのを防止できる。
従って、基板１に形成されたドレイン領域１４０ノヤン
クシヨン破壊を防止できる。
クシヨン破壊を防止できる。
■ 前述と同様に熱酸化処理する際、ｒ−ト電極７のダ
ート酸化膜９との界面部分に第２・ノ）８１層１１２が
形成されるため、ダート電極７は第２の８１層１１２の
仕事関数となり、しきい値電圧を安定化できる。
ート酸化膜９との界面部分に第２・ノ）８１層１１２が
形成されるため、ダート電極７は第２の８１層１１２の
仕事関数となり、しきい値電圧を安定化できる。
■ ｒレイン領域１４に接続する配線８としてＭｏ５Ｉ
Ｘ膜（２Ｑ／口）を用いているため、多結晶シリコン膜
（約１５０／口）を用いた場合と比べて比抵抗が小さく
、例えばワーＶ線の遅れを改善でき、全体的に１／２〜
２／３程度素子動作を速くできる。
Ｘ膜（２Ｑ／口）を用いているため、多結晶シリコン膜
（約１５０／口）を用いた場合と比べて比抵抗が小さく
、例えばワーＶ線の遅れを改善でき、全体的に１／２〜
２／３程度素子動作を速くできる。
■ 配線８としてＭｏ Ｓ Ｉｘ膜を用いた場合、その
膜厚は多結晶シリコン膜（約６０００Ｘ）の約半分で済
み、素子の平坦化が可能となる。
膜厚は多結晶シリコン膜（約６０００Ｘ）の約半分で済
み、素子の平坦化が可能となる。
■ Ｍｏ５ｔ 膜は金属的性質を有するため、その後
のＭｏ５ｌ 膜から表る配線８とＡｔ配線等のコンタ
クトが容易となる。
のＭｏ５ｌ 膜から表る配線８とＡｔ配線等のコンタ
クトが容易となる。
なお、上記実施例では金属間化合物半導体膜としてＭｏ
Ｓ−膜を用いたが、これらに限らない。
Ｓ−膜を用いたが、これらに限らない。
例えばＷＳ Ｉ □膜、’ｌ’ａＳ１２膜、Ｔｌ５Ｉ２
膜、ｐｔ２ｓ＋膜等の金属とシリコンからなるもの、或
いは金属とシリコン以外の他の半導体からなるものが挙
げられる。
膜、ｐｔ２ｓ＋膜等の金属とシリコンからなるもの、或
いは金属とシリコン以外の他の半導体からなるものが挙
げられる。
゛また、上記実施例ではＰＨ３と５ｌ）Ｉ４の混合ガス
によＪＰを含む非晶質Ｓ１層を形成したが、これに限ら
すＡｓＨ，＋５ＩＨ４混合ガスによりＮ型不純物を含む
非晶質Ｓ１層を形成してもよいし、或いはＰ型不純物を
含む非晶質８１層を形成するならＢ２Ｈ６＋ ５ＩＨ４
混合ガスを用いてもよい。更に、上記実施例では非晶質
８１層を用いたが、これに１服らず、例えば多結晶８１
層を用いて前記と同様な操作を行なってもよい。更には
、上記実施例の如く不純物を含む非晶質Ｓ１層や多結晶
Ｓ１層を作らず、ＭＯＳｉ２膜に不純物をドーピングし
た９− 後に非晶質８１層又は多結晶Ｓ １層を形成してもよい
。
によＪＰを含む非晶質Ｓ１層を形成したが、これに限ら
すＡｓＨ，＋５ＩＨ４混合ガスによりＮ型不純物を含む
非晶質Ｓ１層を形成してもよいし、或いはＰ型不純物を
含む非晶質８１層を形成するならＢ２Ｈ６＋ ５ＩＨ４
混合ガスを用いてもよい。更に、上記実施例では非晶質
８１層を用いたが、これに１服らず、例えば多結晶８１
層を用いて前記と同様な操作を行なってもよい。更には
、上記実施例の如く不純物を含む非晶質Ｓ１層や多結晶
Ｓ１層を作らず、ＭＯＳｉ２膜に不純物をドーピングし
た９− 後に非晶質８１層又は多結晶Ｓ １層を形成してもよい
。
上記実施例では、ＭＯ８型ＦＥＴの場合について述べだ
がこれに限らず、例えばバイポーラトランジスタにも使
用でき、特に大規模集積化された半導体装置全てに使用
できる・ 〔発明の効果〕 以上詳述した如く本発明によれば、半導体基板と良好な
オーミック接続をすると共に、該基板表面の接触部分に
陥没のない配線を有し、かつしきい値電圧が安定で素子
の高速動作化、平坦化を達成しうる半導体装置の製造方
法を提供できるものである・
がこれに限らず、例えばバイポーラトランジスタにも使
用でき、特に大規模集積化された半導体装置全てに使用
できる・ 〔発明の効果〕 以上詳述した如く本発明によれば、半導体基板と良好な
オーミック接続をすると共に、該基板表面の接触部分に
陥没のない配線を有し、かつしきい値電圧が安定で素子
の高速動作化、平坦化を達成しうる半導体装置の製造方
法を提供できるものである・
第１図〜第６図は、本発明の半導体装置の製造方法を工
程順に示す断面図である。 １・・・ｐｍシリコン基板、２・・・フィールド酸化膜
、３・・・薄い酸化膜、４・・・コンタクト部、５・・
・Ｍｏ Ｓ ｌ ｚ膜、６・・・非晶質８１層、６１／
、 ６１／・・・非晶質Ｓ１・やターン、７・・・ｒ
−）電極、８・・・配線、１０− ９−ｒ−ト岐化膜、１０−８１０２膜、１１Ｌｒ１１２
・・・８１層、１２・・・拡散層、１３・・・ソース領
域、１４・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦１ｌ−
程順に示す断面図である。 １・・・ｐｍシリコン基板、２・・・フィールド酸化膜
、３・・・薄い酸化膜、４・・・コンタクト部、５・・
・Ｍｏ Ｓ ｌ ｚ膜、６・・・非晶質８１層、６１／
、 ６１／・・・非晶質Ｓ１・やターン、７・・・ｒ
−）電極、８・・・配線、１０− ９−ｒ−ト岐化膜、１０−８１０２膜、１１Ｌｒ１１２
・・・８１層、１２・・・拡散層、１３・・・ソース領
域、１４・・・ドレイン領域。 出願人代理人 弁理士 鈴 江 武 彦１ｌ−
Claims (1)
- 半導体基板上に絶縁膜を形成した後、これを選択的に除
去して前記基板とのコンタクト部を形成する工程と、全
面に金属と半導体から々る金属間化合物半導体膜を形成
する工程と、金属間化合物半導体膜上に不純物を含む非
晶質半導体層又は多結晶半導体層を形成するか或いは金
属間化合物半導体膜に不純物をＰ−一ングレだ後非晶質
半導体層又は多結晶半導体層を形成する工程と、前記非
晶質半導体層又は多結晶半導体層と金属間化合物半導体
膜を選択的に除去した後、熱処理を施す工程とを具備す
ることを特徴とする半導体装置の製造方法＠
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14372282A JPS5933825A (ja) | 1982-08-19 | 1982-08-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14372282A JPS5933825A (ja) | 1982-08-19 | 1982-08-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933825A true JPS5933825A (ja) | 1984-02-23 |
Family
ID=15345466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14372282A Pending JPS5933825A (ja) | 1982-08-19 | 1982-08-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284863A (ja) * | 1987-05-15 | 1988-11-22 | Sanyo Electric Co Ltd | 半導体装置 |
| US5175118A (en) * | 1988-09-20 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198956A (ja) * | 1975-02-26 | 1976-08-31 |
-
1982
- 1982-08-19 JP JP14372282A patent/JPS5933825A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5198956A (ja) * | 1975-02-26 | 1976-08-31 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284863A (ja) * | 1987-05-15 | 1988-11-22 | Sanyo Electric Co Ltd | 半導体装置 |
| US5175118A (en) * | 1988-09-20 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
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