JPS5935475A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5935475A JPS5935475A JP57145734A JP14573482A JPS5935475A JP S5935475 A JPS5935475 A JP S5935475A JP 57145734 A JP57145734 A JP 57145734A JP 14573482 A JP14573482 A JP 14573482A JP S5935475 A JPS5935475 A JP S5935475A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- substrate
- wiring
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 238000002844 melting Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 230000008018 melting Effects 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- JKQOBWVOAYFWKG-UHFFFAOYSA-N molybdenum trioxide Chemical compound O=[Mo](=O)=O JKQOBWVOAYFWKG-UHFFFAOYSA-N 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000001580 bacterial effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、高融点金属Ｍｏ＋Ｗ、Ｖ等の硅化物（合金を
含む）をｒ−）電極および配線材料として用いた半導体
装置の製造方法の改良に関する。
含む）をｒ−）電極および配線材料として用いた半導体
装置の製造方法の改良に関する。
近年、多結晶シリコンのダート電極の代シに、Ｍｏ 、
Ｗなど高融点金属の硅化物をダート電極とするＮｏＳ
型半導体装置が注目されている。その理由は、上記硅化
物が多結晶シリコンと比べ約１桁以上抵抗が低く、しか
も多結晶シリコンと同様に酸化その他の熱処理工程にお
いて安定である事にある。
Ｗなど高融点金属の硅化物をダート電極とするＮｏＳ
型半導体装置が注目されている。その理由は、上記硅化
物が多結晶シリコンと比べ約１桁以上抵抗が低く、しか
も多結晶シリコンと同様に酸化その他の熱処理工程にお
いて安定である事にある。
しかしながら、このような高融点金属の硅化物からなる
電極配線をシリコン基板に直接コンタクトさせると、そ
のオーミック接触抵抗がその後の高温熱処理工程（９０
０〜１０００℃）により犬きく増大し、非導通の状態と
なる。高温熱処理工程で、高融点金属の硅化物とシリコ
ンとのＪ４触拭抗が増大する理由は、シリコン表面層か
ら硅化物膜中へ不純物が拡散し、シリコン表面層の電気
的活性な不純物の濃度が低下するためと、硅化物膜と基
板との界面に酸素が凝集し、硅素酸化物などの絶縁性障
壁が形成されるためである。
電極配線をシリコン基板に直接コンタクトさせると、そ
のオーミック接触抵抗がその後の高温熱処理工程（９０
０〜１０００℃）により犬きく増大し、非導通の状態と
なる。高温熱処理工程で、高融点金属の硅化物とシリコ
ンとのＪ４触拭抗が増大する理由は、シリコン表面層か
ら硅化物膜中へ不純物が拡散し、シリコン表面層の電気
的活性な不純物の濃度が低下するためと、硅化物膜と基
板との界面に酸素が凝集し、硅素酸化物などの絶縁性障
壁が形成されるためである。
一方、Ｍｏ−８ｌ系及びＷ−８ｉ系の組成比とこれら硅
化物の比抵抗の関係はＭＯ父はＷ成分が過剰になる根比
抵抗が減少する関係にある。従って配線材料としては、
Ｍｏ又はＷの原子比を大きくした方が低抵抗で望ましい
。ところが、従来のようにダート電極形成後、ｆｆ−ト
電極を裸のま甘酸化速度の大きい酸化を行なうとＭｏ又
はＷの（１４；化物中からの酸化に寄与するＳｔの供給
速度が遅いため形成した酸化膜とＭｏ −８１又はＷ−
８ｉ膜との界面近くはＭｏ又はＷが過剰となるのが著し
くＭＯ又はＷの蒸気圧の高い酸化物ＭｏＯ３又は萄３が
昇華しＭｏ −Ｓｔ又はＷ−８ｉ膜は劣化する。
化物の比抵抗の関係はＭＯ父はＷ成分が過剰になる根比
抵抗が減少する関係にある。従って配線材料としては、
Ｍｏ又はＷの原子比を大きくした方が低抵抗で望ましい
。ところが、従来のようにダート電極形成後、ｆｆ−ト
電極を裸のま甘酸化速度の大きい酸化を行なうとＭｏ又
はＷの（１４；化物中からの酸化に寄与するＳｔの供給
速度が遅いため形成した酸化膜とＭｏ −８１又はＷ−
８ｉ膜との界面近くはＭｏ又はＷが過剰となるのが著し
くＭＯ又はＷの蒸気圧の高い酸化物ＭｏＯ３又は萄３が
昇華しＭｏ −Ｓｔ又はＷ−８ｉ膜は劣化する。
本発明はシリコン基板と富融点金属硅化物膜との低抵抗
接触を可能とし、安定なセルフ・ぐシペーションを実現
し得る半導体装置の製造方法を提供することを目的とす
る。
接触を可能とし、安定なセルフ・ぐシペーションを実現
し得る半導体装置の製造方法を提供することを目的とす
る。
一般に酸化速度は、酸化膜がある程度成長すれば、酸化
剤の酸化膜中の拡散で律速されるため酸化膜の厚みと共
に減少する。従って電極配線の酸化速度・を小さくする
ためにはあらかじめ配線上に酸化膜を存在させればよい
。本発明では、高融点金属の硅化物膜如よシグート電極
および配線を形成後、全面にＣＶＤによ、６５ｔｏ２膜
を−−ｋ −、’
、 Ｊ ｉ台割１嗜劣を堆積してこの状
態で熱酸化を行うまた本発明では、甚融点金属硅化物膜
上にあらかじめ一様な酸化膜を被着する事によシ、Ｓｉ
表面から高融点金属硅化物膜を通って外部へ不純物が拡
散するのを＋５ａ止し、更に高融点金属硅化物膜中に不
純物を導入する事によシ、Ｓｉ表面から硅化物膜への不
純物の拡散を抑えて、硅化物膜配、腺とＳｉ基板の不純
物層との良好なオーミック接触を実現する。更に高融点
金属硅化物膜は＃ｔ、着時の平均組成を８１成分比が過
剰な状態とすることによシ、酸化を行なう際に過剰なＳ
ｉが優先的に酸化され、高融点金属硅化物とＳｉ基板と
の界面への酸素の凝集がなくなり、そのコンタクト特性
を著しく改善することができる。
剤の酸化膜中の拡散で律速されるため酸化膜の厚みと共
に減少する。従って電極配線の酸化速度・を小さくする
ためにはあらかじめ配線上に酸化膜を存在させればよい
。本発明では、高融点金属の硅化物膜如よシグート電極
および配線を形成後、全面にＣＶＤによ、６５ｔｏ２膜
を−−ｋ −、’
、 Ｊ ｉ台割１嗜劣を堆積してこの状
態で熱酸化を行うまた本発明では、甚融点金属硅化物膜
上にあらかじめ一様な酸化膜を被着する事によシ、Ｓｉ
表面から高融点金属硅化物膜を通って外部へ不純物が拡
散するのを＋５ａ止し、更に高融点金属硅化物膜中に不
純物を導入する事によシ、Ｓｉ表面から硅化物膜への不
純物の拡散を抑えて、硅化物膜配、腺とＳｉ基板の不純
物層との良好なオーミック接触を実現する。更に高融点
金属硅化物膜は＃ｔ、着時の平均組成を８１成分比が過
剰な状態とすることによシ、酸化を行なう際に過剰なＳ
ｉが優先的に酸化され、高融点金属硅化物とＳｉ基板と
の界面への酸素の凝集がなくなり、そのコンタクト特性
を著しく改善することができる。
本発明によれば、ダート電極および配線として用いる高
融点金属硅化物１１０とＳｉ基板の不純物層との低抵抗
接触が可能となシ、しかもゲートｉ電極および配線の抵
抗を高めることなくその表面を安定に酸化することがで
きる。
融点金属硅化物１１０とＳｉ基板の不純物層との低抵抗
接触が可能となシ、しかもゲートｉ電極および配線の抵
抗を高めることなくその表面を安定に酸化することがで
きる。
次に本発明を抵抗負荷形メモリセルに適用した実施例に
つき図面を用いて説明する。まず第１図に示すようにＰ
型シリコン基板１にフィールド酸化膜２を選択的に形成
した後、ダート酸化１ト貞３を形成する。次に第２図に
示すようにダート酸化膜３の一部に開口を設けＮ型不純
物を導入してＮ−１４を形成した後、高融点金属の硅化
物膜を被着しこれにＮ型不純物を導入して・ぐターン形
成し、ダート電極５１および配線５２を形成する。次に
第３図に示すように、左部のＭＯ８−ＦＥＴのソース及
びドレイン部分のダート酸化膜３を除去し、Ｎ型不純物
を導入してソース６及びドレイン７を形成した後、全面
にＣＶＤ法によるシリコン酸化膜８を堆積する。そして
この後、酸化性雰囲気中で熱処理を行ない、第４図に示
すようにソース、ドレイン６．７上およびダート電極５
１．配線５２の表面に熱酸化ＩＩ ９を成長させる。そ
して配線５２上に開口を設けてＮ型不純物を導入した後
、多結晶シリコン又は非晶質シリコ７８体を被着し、所
望の負荷抵抗に対応する濃度のＮ型不純物を導入してｉ
Ｊ？ターン形成して抵抗体１ｏを形成する。
つき図面を用いて説明する。まず第１図に示すようにＰ
型シリコン基板１にフィールド酸化膜２を選択的に形成
した後、ダート酸化１ト貞３を形成する。次に第２図に
示すようにダート酸化膜３の一部に開口を設けＮ型不純
物を導入してＮ−１４を形成した後、高融点金属の硅化
物膜を被着しこれにＮ型不純物を導入して・ぐターン形
成し、ダート電極５１および配線５２を形成する。次に
第３図に示すように、左部のＭＯ８−ＦＥＴのソース及
びドレイン部分のダート酸化膜３を除去し、Ｎ型不純物
を導入してソース６及びドレイン７を形成した後、全面
にＣＶＤ法によるシリコン酸化膜８を堆積する。そして
この後、酸化性雰囲気中で熱処理を行ない、第４図に示
すようにソース、ドレイン６．７上およびダート電極５
１．配線５２の表面に熱酸化ＩＩ ９を成長させる。そ
して配線５２上に開口を設けてＮ型不純物を導入した後
、多結晶シリコン又は非晶質シリコ７８体を被着し、所
望の負荷抵抗に対応する濃度のＮ型不純物を導入してｉ
Ｊ？ターン形成して抵抗体１ｏを形成する。
本実施例によれば、高融点金属硅化物による配線５１と
基板のＮ＋１１−７４との接触抵抗は後の１０００℃熱
処理後においても２ Ｘ １０−６Ωｃｒｎ２以下の低
抵抗接触抵抗が実現された。又高融点金属硅化物と多結
晶Ｓｉとの接触抵抗も再現性よくＩ Ｘ １０”−’Ω
ｃｎ１２以下に抑えられ、かつ高融点金属硅化物膜の比
抵抗値として６０μΩｍ以下が得られ配線抵抗は著しく
数台された。さらにＭＯＳＦＥＴのダート電極とソース
及びドレインとの間の耐圧も著しく改善された。
基板のＮ＋１１−７４との接触抵抗は後の１０００℃熱
処理後においても２ Ｘ １０−６Ωｃｒｎ２以下の低
抵抗接触抵抗が実現された。又高融点金属硅化物と多結
晶Ｓｉとの接触抵抗も再現性よくＩ Ｘ １０”−’Ω
ｃｎ１２以下に抑えられ、かつ高融点金属硅化物膜の比
抵抗値として６０μΩｍ以下が得られ配線抵抗は著しく
数台された。さらにＭＯＳＦＥＴのダート電極とソース
及びドレインとの間の耐圧も著しく改善された。
なお、基板上のＰ＋層と尚融点金属硅化物配線との接触
についても、上記実施例と同様の工程で低抵抗接触が得
られることか確認された。
についても、上記実施例と同様の工程で低抵抗接触が得
られることか確認された。
以上のように本発明によれば、市爬点金属硅化物をダー
ト電極・配線及び８１基板とのコンタント材料として用
いる際に配線抵抗を畠めずに安定に酸化を行なう事がで
き、菌濃度ドープした単結晶Ｓｉ基板との低抵抗接触及
び高抵抗多結晶Ｓ１との再現性ある電気的抵触を得る事
ができる。さらにソース・ドレイン領域に導入した不純
物の拡散を抑えるための低温高速酸化（例えば、加湿雰
囲気酸化）も可能であシ、この酸化工程によりＭＯＳＦ
ＥＴのｒ−）％極とソース又は、ドレインとの耐圧不良
が改善された後の高温不活性ガス雰囲気中での熱処理に
おいても素子特性は劣化しない。
ト電極・配線及び８１基板とのコンタント材料として用
いる際に配線抵抗を畠めずに安定に酸化を行なう事がで
き、菌濃度ドープした単結晶Ｓｉ基板との低抵抗接触及
び高抵抗多結晶Ｓ１との再現性ある電気的抵触を得る事
ができる。さらにソース・ドレイン領域に導入した不純
物の拡散を抑えるための低温高速酸化（例えば、加湿雰
囲気酸化）も可能であシ、この酸化工程によりＭＯＳＦ
ＥＴのｒ−）％極とソース又は、ドレインとの耐圧不良
が改善された後の高温不活性ガス雰囲気中での熱処理に
おいても素子特性は劣化しない。
第１図〜第４図は、本発明を抵抗負荷形メモリセルに適
用した実施例の製造工程を示す図である。 １・・・Ｐ型車結晶Ｓｉ基板、２・・・フィールド酸化
膜、３・・・ダート酸化膜、４・・・Ｎ″’Ｗ層、５１
・・・ダート電極、５２・・・配線、６・・・ソース、
７・・・ドレイン、８・・・ＣＶＤ酸化膜、９・・・熱
酸化膜、１０・・・抵抗体。
用した実施例の製造工程を示す図である。 １・・・Ｐ型車結晶Ｓｉ基板、２・・・フィールド酸化
膜、３・・・ダート酸化膜、４・・・Ｎ″’Ｗ層、５１
・・・ダート電極、５２・・・配線、６・・・ソース、
７・・・ドレイン、８・・・ＣＶＤ酸化膜、９・・・熱
酸化膜、１０・・・抵抗体。
Claims (1)
- シリコン基板にフィールド絶縁膜を形成しこのフィール
ド絶縁膜で囲まれた領域にダート絶縁膜となる熱酸化膜
を形成する工程と、この熱酸化膜に開口を設けて基板に
不純物を導入する工程と、その後高融点金属の硅化物膜
りを被着する工程と、この被着硅化物膜に前記基板に導
入した不純物と同型の不純物を導入する工程と、この不
純物が導入された硅化物膜をＡ？ターニングして前記基
板の不純物専大層にコンタクトする配線を含むダート電
極および配線を形成する工程と、前記ｆｆ−）電極をマ
スクとして前記熱酸化膜をエツチング除去し不純物を導
入してソースおよびドレイン領域を形成する工程と、こ
の後全面にＣＶＤによるシリコン酸化膜を堆積し酸化性
雰囲気中で熱処理して前記デート電極および配線ならび
に前記ソース、ドレイン領域の表面に熱酸化膜を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145734A JPS5935475A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57145734A JPS5935475A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5935475A true JPS5935475A (ja) | 1984-02-27 |
Family
ID=15391904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57145734A Pending JPS5935475A (ja) | 1982-08-23 | 1982-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935475A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214642A (ja) * | 1986-03-14 | 1987-09-21 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS62264643A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154769A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Manufacture of semiconductor device |
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5789254A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-08-23 JP JP57145734A patent/JPS5935475A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55154769A (en) * | 1979-05-22 | 1980-12-02 | Nec Corp | Manufacture of semiconductor device |
| JPS56100475A (en) * | 1980-01-16 | 1981-08-12 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5789254A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214642A (ja) * | 1986-03-14 | 1987-09-21 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS62264643A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0523055B2 (ja) | ||
| JPS6213819B2 (ja) | ||
| JP3953696B2 (ja) | 半導体装置の製造方法 | |
| JP2841386B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5935475A (ja) | 半導体装置の製造方法 | |
| CN100362636C (zh) | 具多晶硅发射极双极性晶体管的制造方法 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| JPH0230573B2 (ja) | ||
| JPS61267365A (ja) | 半導体装置 | |
| JPS6063962A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH03292729A (ja) | スパッタリングターゲットおよび半導体装置の製造方法 | |
| JPS5935474A (ja) | 半導体装置の製造方法 | |
| JPS60127755A (ja) | 半導体装置の製法 | |
| JPH0154867B2 (ja) | ||
| JPH022311B2 (ja) | ||
| JPS61225838A (ja) | 電極配線の形成方法 | |
| JPS61228661A (ja) | 半導体装置及びその製造方法 | |
| JPH01120051A (ja) | 半導体装置 | |
| JPH0564469B2 (ja) | ||
| JPH053146B2 (ja) | ||
| JPS58204531A (ja) | 半導体装置の製造方法 | |
| JPH0349230A (ja) | 半導体装置とその製造方法 | |
| JPH022287B2 (ja) | ||
| JPS5933825A (ja) | 半導体装置の製造方法 | |
| JPS5832469A (ja) | 半導体装置及びその製造方法 |