JPH022287B2 - - Google Patents
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- JPH022287B2 JPH022287B2 JP54023768A JP2376879A JPH022287B2 JP H022287 B2 JPH022287 B2 JP H022287B2 JP 54023768 A JP54023768 A JP 54023768A JP 2376879 A JP2376879 A JP 2376879A JP H022287 B2 JPH022287 B2 JP H022287B2
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- diffusion
- semiconductor substrate
- gold
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は金拡散を行なう高速スイツチングシリ
コン増巾素子、あるいはそれを含む集積回路素子
の製造方法に関するものであり、特に斯種の半導
体増巾素子にとつて電流増巾率の安定な再現性
と、特性を得る為の方法に関するものである。
コン増巾素子、あるいはそれを含む集積回路素子
の製造方法に関するものであり、特に斯種の半導
体増巾素子にとつて電流増巾率の安定な再現性
と、特性を得る為の方法に関するものである。
半導体素子に対する高速化の要求は、近来大き
くなつて来ており、この為半導体基体にライフタ
イムキラーとしての金を拡散することが広く行な
われている。即ち、この目的のため封管中での気
相拡散や、ウエハース裏面に蒸着された金を拡散
源として不活性雰囲気中で熱処理を行なう事によ
つてライフタイムキラーの導入をし、ライフタイ
ムを低下させる事が行なわれて来た。
くなつて来ており、この為半導体基体にライフタ
イムキラーとしての金を拡散することが広く行な
われている。即ち、この目的のため封管中での気
相拡散や、ウエハース裏面に蒸着された金を拡散
源として不活性雰囲気中で熱処理を行なう事によ
つてライフタイムキラーの導入をし、ライフタイ
ムを低下させる事が行なわれて来た。
しかるに従来、この工程に際し、特別の配慮が
行なわれず通常のPNPトランジスタの形成通り、
エミツタの形成後ベース領域に良好なオーミツク
接触を取り出す為に行なわれるベース領域への高
濃度リン拡散とそれに続く熱酸化工程以後、直接
次の裏面への金蒸着−金拡散の工程を行なつてい
た。しかしこの方法を取ると、工程間に於ける電
流増巾率の変動率は管理上大きくばらつき、また
更に最終工程電極形成以後に於ける電流増巾率の
再現性が悪く、しばしば低すぎて所望の値を得ら
れない事や、漏れ電流の上でも充分な特性の得ら
れない事が多かつた。
行なわれず通常のPNPトランジスタの形成通り、
エミツタの形成後ベース領域に良好なオーミツク
接触を取り出す為に行なわれるベース領域への高
濃度リン拡散とそれに続く熱酸化工程以後、直接
次の裏面への金蒸着−金拡散の工程を行なつてい
た。しかしこの方法を取ると、工程間に於ける電
流増巾率の変動率は管理上大きくばらつき、また
更に最終工程電極形成以後に於ける電流増巾率の
再現性が悪く、しばしば低すぎて所望の値を得ら
れない事や、漏れ電流の上でも充分な特性の得ら
れない事が多かつた。
この現象についての確かな理論的説明は明らか
でないが、従来方法では、金拡散によつて半導体
ウエハース表面のリンガラス層が侵蝕され、保護
効果が弱まつてしまつていたが故に、電流増巾が
低下したり、再現性が悪くなつていたと考えられ
る。
でないが、従来方法では、金拡散によつて半導体
ウエハース表面のリンガラス層が侵蝕され、保護
効果が弱まつてしまつていたが故に、電流増巾が
低下したり、再現性が悪くなつていたと考えられ
る。
従つて本発明の主な目的は電流増巾率及び諸電
気的特性を安定にし、再現性よく半導体装置を製
造する方法を提供することにある。
気的特性を安定にし、再現性よく半導体装置を製
造する方法を提供することにある。
本発明による製造方法は、半導体基板の素子領
域が形成された表面を覆う絶縁膜上にリンガラス
層を形成し、このリンガラス層を残したまま半導
体基板の裏面から金を拡散することを特徴とす
る。
域が形成された表面を覆う絶縁膜上にリンガラス
層を形成し、このリンガラス層を残したまま半導
体基板の裏面から金を拡散することを特徴とす
る。
本発明に従うと、半導体基体製造工程間に於け
る電流増巾率の変動率は安定となり、同時に最終
電極形成後に於ける電流増巾率も充分な高い値を
再現性良く安定して得る事ができる様になる。
る電流増巾率の変動率は安定となり、同時に最終
電極形成後に於ける電流増巾率も充分な高い値を
再現性良く安定して得る事ができる様になる。
次に図面を参照して本発明をより詳細に説明す
る。
る。
本発明の実施例としてPNP個別スイツチング
シリコントランジスタの場合を詳細に説明する。
第１図はP+型半導体基板１１上のＰ型エピタキ
シヤル層に酸化膜１５を拡散マスクとしてリンが
拡散されたベース領域１３とボロンが拡散された
エミツタ領域１４を形成し、ベース領域１３に電
極金属との良好なオーミツク接触を取る為の拡散
窓が一旦酸化膜１５に写真蝕刻技術によつて開け
られた後、ベースと同一伝導型不純物であるリン
が高濃度に拡散され、その後900℃程度で短時間
酸化されている状態を示してある。さらに同図で
はP+型半導体基板１１の裏面にもリンが拡散さ
れており、拡散領域１９とその上の酸化膜１５を
有している。
シリコントランジスタの場合を詳細に説明する。
第１図はP+型半導体基板１１上のＰ型エピタキ
シヤル層に酸化膜１５を拡散マスクとしてリンが
拡散されたベース領域１３とボロンが拡散された
エミツタ領域１４を形成し、ベース領域１３に電
極金属との良好なオーミツク接触を取る為の拡散
窓が一旦酸化膜１５に写真蝕刻技術によつて開け
られた後、ベースと同一伝導型不純物であるリン
が高濃度に拡散され、その後900℃程度で短時間
酸化されている状態を示してある。さらに同図で
はP+型半導体基板１１の裏面にもリンが拡散さ
れており、拡散領域１９とその上の酸化膜１５を
有している。
次に、第２図に示すように、約900℃の温度の
拡散炉中で600〜800Å程度のリンガラス層１６が
形成される。次にベース、エミツタ層形成時に
P+型半導体基板１１の裏面に形成され、素子に
とつては不要である拡散層１９及び酸化膜１５な
どを取り去る等の裏面処理を行なつた後、P+型
半導体基板１１の裏面に金１８が蒸着され（第３
図）、この状態にて900〜1100℃の不活性雰囲気中
で熱処理され金は拡散される。
拡散炉中で600〜800Å程度のリンガラス層１６が
形成される。次にベース、エミツタ層形成時に
P+型半導体基板１１の裏面に形成され、素子に
とつては不要である拡散層１９及び酸化膜１５な
どを取り去る等の裏面処理を行なつた後、P+型
半導体基板１１の裏面に金１８が蒸着され（第３
図）、この状態にて900〜1100℃の不活性雰囲気中
で熱処理され金は拡散される。
第４図はエミツタ形成時点から電極形成時点つ
まり素子形成完了時点に至るまでの各工程に於け
る電流増巾率の変動の素子が従来法と本発明によ
る方法との比較に於いて示してある。同図に於い
てＡの線によつて表わされている従来法による
と、電流増巾率は金拡散以後の工程に於いて単調
に減少し、最終工程に於いては、10〜20程度の低
い電流増巾率に留まつてしまう。しかるに同図に
於いてＢ線によつて示されている本発明の一実施
例による製造方方によると、最終の電流増巾率は
100程度の充分な値が得られ再現性漏れ電流特性
等全てに於いて従来法と比べて良好な特性を示
す。
まり素子形成完了時点に至るまでの各工程に於け
る電流増巾率の変動の素子が従来法と本発明によ
る方法との比較に於いて示してある。同図に於い
てＡの線によつて表わされている従来法による
と、電流増巾率は金拡散以後の工程に於いて単調
に減少し、最終工程に於いては、10〜20程度の低
い電流増巾率に留まつてしまう。しかるに同図に
於いてＢ線によつて示されている本発明の一実施
例による製造方方によると、最終の電流増巾率は
100程度の充分な値が得られ再現性漏れ電流特性
等全てに於いて従来法と比べて良好な特性を示
す。
以上、本発明を一実施例について説明したが、
本発明はこのようなPNPシリコンントランジス
タの製法に限られるものではなく、PNPシリコ
ントランジスタを含む半導体集積回路や他の金拡
散を施しリンガラス被膜を備えた半導体装置全般
に適用可能なものである。
本発明はこのようなPNPシリコンントランジス
タの製法に限られるものではなく、PNPシリコ
ントランジスタを含む半導体集積回路や他の金拡
散を施しリンガラス被膜を備えた半導体装置全般
に適用可能なものである。
第１〜３図は本発明の一実施例による各工程を
示す断面図である。第４図は本発明と従来方法と
の電流増巾率の相違を示すグラフである。 １０……半導体基体、１１……P+型半導体基
板、１２……Ｐ型エピタキシヤル層、１３……ベ
ース領域、１４……エミツタ領域、１５……シリ
コン酸化膜層、１６……リンガラス層、１７……
n+型オーミツク接触用拡散層、１８……金拡散
源、１９……裏面リン、ボロン不要拡散層。
示す断面図である。第４図は本発明と従来方法と
の電流増巾率の相違を示すグラフである。 １０……半導体基体、１１……P+型半導体基
板、１２……Ｐ型エピタキシヤル層、１３……ベ
ース領域、１４……エミツタ領域、１５……シリ
コン酸化膜層、１６……リンガラス層、１７……
n+型オーミツク接触用拡散層、１８……金拡散
源、１９……裏面リン、ボロン不要拡散層。
Claims (1)
- １ 半導体基板の表面を覆う絶縁膜をマスクとし
て素子領域を選択的に形成し、その後、前記絶縁
膜に前記素子領域を形成する際にできたリンガラ
ス層の上に第２のリンガラス層をさらに形成し、
この第２のリンガラス層を残したまま前記半導体
基板の裏面から金を前記半導体基板に拡散するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2376879A JPS55117234A (en) | 1979-03-01 | 1979-03-01 | Manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2376879A JPS55117234A (en) | 1979-03-01 | 1979-03-01 | Manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55117234A JPS55117234A (en) | 1980-09-09 |
| JPH022287B2 true JPH022287B2 (ja) | 1990-01-17 |
Family
ID=12119516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2376879A Granted JPS55117234A (en) | 1979-03-01 | 1979-03-01 | Manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55117234A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
| JPS522181A (en) * | 1975-06-23 | 1977-01-08 | Fuji Electric Co Ltd | Method of fabricating thyristor |
-
1979
- 1979-03-01 JP JP2376879A patent/JPS55117234A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
| JPS522181A (en) * | 1975-06-23 | 1977-01-08 | Fuji Electric Co Ltd | Method of fabricating thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55117234A (en) | 1980-09-09 |
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