JPH01165156A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01165156A JPH01165156A JP32446587A JP32446587A JPH01165156A JP H01165156 A JPH01165156 A JP H01165156A JP 32446587 A JP32446587 A JP 32446587A JP 32446587 A JP32446587 A JP 32446587A JP H01165156 A JPH01165156 A JP H01165156A
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
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- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の抵抗素子構造に関する。
ＬＳＩの集積度の向上につれて高抵抗多結晶シリコン負
荷型スタチックＲＡＭの消費電力が増加する。このため
に高い抵抗を有する多結晶シリコン抵抗技術の重要性が
ますます高くなってきている。
荷型スタチックＲＡＭの消費電力が増加する。このため
に高い抵抗を有する多結晶シリコン抵抗技術の重要性が
ますます高くなってきている。
従来の半導体装置の抵抗素子構造は、第２図にある様に
配線となるリンやボロンなどの不純物を注入された低抵
抗領域２０１と、不純物を含まない、もしくは微量の不
純物を含む高抵抗領域２゜２が同じ膜厚の多結晶シリコ
ン層からなるものであった。
配線となるリンやボロンなどの不純物を注入された低抵
抗領域２０１と、不純物を含まない、もしくは微量の不
純物を含む高抵抗領域２゜２が同じ膜厚の多結晶シリコ
ン層からなるものであった。
より高い抵抗値を有する高抵抗領域を作るためには、多
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので低抵抗領域の抵抗値も高くなってしまう
という不都合が生じてしまう。
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので低抵抗領域の抵抗値も高くなってしまう
という不都合が生じてしまう。
また低抵抗領域の抵抗値を下げるためにはリンやボロン
などの不純物を注入すなわちイオン打ち込みする際、多
結晶シリコン層の膜厚が薄いと不純物が多結晶シリコン
層を突き抜けてしまう、その結果、抵抗値が下がらない
うえにその下の別の素子に影響を与える可能性がある。
などの不純物を注入すなわちイオン打ち込みする際、多
結晶シリコン層の膜厚が薄いと不純物が多結晶シリコン
層を突き抜けてしまう、その結果、抵抗値が下がらない
うえにその下の別の素子に影響を与える可能性がある。
したがって、前述の従来の技術では、より高い抵抗値を
持つ高抵抗領域とより低い抵抗値を持つ低抵抗領域とを
有する抵抗素子を、多結晶シリコン層で作ることは困難
であるという問題点を有する。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
多結晶シリコン層で非常に高い抵抗値を持つ高抵抗領域
を有しかつその配線となる低抵抗領域の抵抗値は低いと
いう抵抗素子を提供するところにある。
持つ高抵抗領域とより低い抵抗値を持つ低抵抗領域とを
有する抵抗素子を、多結晶シリコン層で作ることは困難
であるという問題点を有する。そこで本発明はこのよう
な問題点を解決するもので、その目的とするところは、
多結晶シリコン層で非常に高い抵抗値を持つ高抵抗領域
を有しかつその配線となる低抵抗領域の抵抗値は低いと
いう抵抗素子を提供するところにある。
本発明の半導体装置は、（１）半導体基板上に絶縁膜を
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において、前記多結晶シリコン
層の前記低抵抗領域の膜層が前記多結晶シリコン層の前
記高抵抗領域の膜層よりも厚く、かつ少なくとも前記多
結晶シリコン層の前記高抵抗領域上には絶縁膜が形成さ
れていることを特徴とする。
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において、前記多結晶シリコン
層の前記低抵抗領域の膜層が前記多結晶シリコン層の前
記高抵抗領域の膜層よりも厚く、かつ少なくとも前記多
結晶シリコン層の前記高抵抗領域上には絶縁膜が形成さ
れていることを特徴とする。
第１図は本発明の１実施例における半導体装置の断面図
である。１０１は半導体基板、１０２は他の素子と分離
するための第１絶縁膜、１０３は高い抵抗値を持つ高抵
抗領域、１０４は配線となる低抵抗領域、１０５は高抵
抗領域上の第２絶縁膜である。
である。１０１は半導体基板、１０２は他の素子と分離
するための第１絶縁膜、１０３は高い抵抗値を持つ高抵
抗領域、１０４は配線となる低抵抗領域、１０５は高抵
抗領域上の第２絶縁膜である。
以下、詳細は、工程をおいながら説明していく（第３図
）、まず第３図＜ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁ｙ４３０２を３０００ （
オングストローム）形成する。
）、まず第３図＜ａ）の如く、半導体基板３０１上に他
の素子と分離するために絶縁ｙ４３０２を３０００ （
オングストローム）形成する。
その上に多結晶シリコンＰＩＡ３０３を形成する。通常
モノシランガスを６２０℃で熱分解させ前記多結晶シリ
コン１１０３０３を堆積する。この前記多結晶シリコン
層３０３の膜厚は、低抵抗領域（以下配線領域３０４）
の膜厚にし、かつ前記配線領域３０４を形成するための
不純物イオン打ち込みをしたときに、不純物が前記多結
晶シリコン層３０３を突き抜けない膜層すなわち２５０
０ （オングストローム）以上にする。そして熱酸化炉
において前記多結晶シリコン層３０３を酸素雰囲気中で
熱酸化し２００（オングストローム）第１シリコン酸化
膜３０５を形成する。そのうえにチッ化膜３０６を、化
学気相成長法により２０００ （オングストローム）形
成した後、高抵抗領域にする所以外にレジストを形成し
前記チッ化膜３０６を熱リン酸で除去する。
モノシランガスを６２０℃で熱分解させ前記多結晶シリ
コン１１０３０３を堆積する。この前記多結晶シリコン
層３０３の膜厚は、低抵抗領域（以下配線領域３０４）
の膜厚にし、かつ前記配線領域３０４を形成するための
不純物イオン打ち込みをしたときに、不純物が前記多結
晶シリコン層３０３を突き抜けない膜層すなわち２５０
０ （オングストローム）以上にする。そして熱酸化炉
において前記多結晶シリコン層３０３を酸素雰囲気中で
熱酸化し２００（オングストローム）第１シリコン酸化
膜３０５を形成する。そのうえにチッ化膜３０６を、化
学気相成長法により２０００ （オングストローム）形
成した後、高抵抗領域にする所以外にレジストを形成し
前記チッ化膜３０６を熱リン酸で除去する。
つぎに第３図（ｂ）の如く、熱酸化炉において前記多結
晶シリコン層３０３を酸素雰囲気中で熱酸化し第２シリ
コン酸化膜３０７を形成する。このとき高抵抗領域３０
９になる前記多結晶シリコン層３０３を残すように熱酸
化する。また前記第２シリコン酸化膜３０７の膜厚は、
前記配線領域３０４を形成するための不純物イオン打ち
込みをしたときに、不純物が突き抜けない膜厚、すなわ
ち１５００（オングストローム）以上にする。
晶シリコン層３０３を酸素雰囲気中で熱酸化し第２シリ
コン酸化膜３０７を形成する。このとき高抵抗領域３０
９になる前記多結晶シリコン層３０３を残すように熱酸
化する。また前記第２シリコン酸化膜３０７の膜厚は、
前記配線領域３０４を形成するための不純物イオン打ち
込みをしたときに、不純物が突き抜けない膜厚、すなわ
ち１５００（オングストローム）以上にする。
つぎに第３図（ｃ）の如く、前記チッ化膜３０６を熱リ
ン酸で除去し、前記配線領域３０４を形成するために、
リンまたはボロンなどの不純物イオン打ち込みをする。
ン酸で除去し、前記配線領域３０４を形成するために、
リンまたはボロンなどの不純物イオン打ち込みをする。
抵抗値が十分下がるように６ Ｘ １０ ”ｃｘｒ−”
以上打ち込む、その後、不純物を活性化するために、窒
素雰囲気中で９００℃４０分の熱処理をする。そして前
記配線領域３０４及び前記高抵抗領域３０９の必要な部
分を残す様にフォト・エツチングして、第３図（ｄ）の
如く、本発明の抵抗素子が完成する。
以上打ち込む、その後、不純物を活性化するために、窒
素雰囲気中で９００℃４０分の熱処理をする。そして前
記配線領域３０４及び前記高抵抗領域３０９の必要な部
分を残す様にフォト・エツチングして、第３図（ｄ）の
如く、本発明の抵抗素子が完成する。
上述の工程を経て、出来上がった本発明の一実施例の抵
抗素子は、前記高抵抗領域３０９上に前記第２シリコン
酸化膜３０７を形成することにより、それを前記配線領
域３０４を形成するための不純物イオン打ち込みのマス
クとして使用することが、可能であるという長所がある
。すなわち従来の技術と同じ１回のフォト工程回数で前
記高抵抗領域３０９を前記配線領域３０４よりも薄くす
る工程と、前記配線領域３０４を形成するための不純物
イオン打ち込みのマスクを作る工程とができることにな
る。
抗素子は、前記高抵抗領域３０９上に前記第２シリコン
酸化膜３０７を形成することにより、それを前記配線領
域３０４を形成するための不純物イオン打ち込みのマス
クとして使用することが、可能であるという長所がある
。すなわち従来の技術と同じ１回のフォト工程回数で前
記高抵抗領域３０９を前記配線領域３０４よりも薄くす
る工程と、前記配線領域３０４を形成するための不純物
イオン打ち込みのマスクを作る工程とができることにな
る。
また、微細化のため、高抵抗領域の長さを短くして使用
すると高抵抗領域に、かかる電界により空乏層が延びて
パンチスルーと言われる、あたかも高抵抗領域の抵抗値
が、減少したかのように電流が配線領域間に流れる現象
が生ずる。しかし、以上述べた実施例においては、前記
高抵抗領域３０９上の第２シリコン酸化ｗＡ３０７の両
端には、バーズビークと呼ばれる前記配線領域３０４へ
の張り出しが生ずる。前記高抵抗領域３０９と前記配線
領域３０４との境には、このバーズビークを介して不純
物がイオン打ち込みされるため不純物濃度が、薄くなっ
ている。したがって、高抵抗領域にかかる電界強度が減
少し、空乏層が延びにくくなっている。すなわちパンチ
スルーが生じにくくなり、より高抵抗領域の長さを短く
することができ、それだけ微細化が可能である。
すると高抵抗領域に、かかる電界により空乏層が延びて
パンチスルーと言われる、あたかも高抵抗領域の抵抗値
が、減少したかのように電流が配線領域間に流れる現象
が生ずる。しかし、以上述べた実施例においては、前記
高抵抗領域３０９上の第２シリコン酸化ｗＡ３０７の両
端には、バーズビークと呼ばれる前記配線領域３０４へ
の張り出しが生ずる。前記高抵抗領域３０９と前記配線
領域３０４との境には、このバーズビークを介して不純
物がイオン打ち込みされるため不純物濃度が、薄くなっ
ている。したがって、高抵抗領域にかかる電界強度が減
少し、空乏層が延びにくくなっている。すなわちパンチ
スルーが生じにくくなり、より高抵抗領域の長さを短く
することができ、それだけ微細化が可能である。
なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。
脱しない範囲で種々変更が可能であることはいうまでも
ない。
以上述べたように発明によれば、低抵抗領域の多結晶シ
リコン層の膜厚が高抵抗領域の多結晶シリコン層よりも
厚く、かつ少なくとも高抵抗領域上には絶縁膜が形成さ
れていることにより下記に列挙する効果が得られる。
リコン層の膜厚が高抵抗領域の多結晶シリコン層よりも
厚く、かつ少なくとも高抵抗領域上には絶縁膜が形成さ
れていることにより下記に列挙する効果が得られる。
（１）低抵抗領域と高抵抗領域とが同じ膜厚であった時
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
（２）抵抗素子の下の素子に影響を与えない信頼性の高
い抵抗素子を作ることが可能である。
い抵抗素子を作ることが可能である。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 を 第３図（ａ）〜（メ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・第１絶縁膜 １０３・・・高抵抗領域 １０４・・・低抵抗領域 １０５・・・第２絶縁膜 ２０１・・・低抵抗領域 ２０２・・・高抵抗領域 ２０３・・・半導体基板 ２０４・・・絶縁膜 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン層 ３０４・・・配線領域 ３０５・・・第１シリコン酸化膜 ３０６・・・チッ化膜 ３０７・・・第２シリコン酸化膜 ３０８・・・不純物イオンビーム ３０９・・・高抵抗領域 以上 出願人 セイコーエプソン株式会社
図。 第２図は従来の半導体装置を示す主要断面図。 を 第３図（ａ）〜（メ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・第１絶縁膜 １０３・・・高抵抗領域 １０４・・・低抵抗領域 １０５・・・第２絶縁膜 ２０１・・・低抵抗領域 ２０２・・・高抵抗領域 ２０３・・・半導体基板 ２０４・・・絶縁膜 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン層 ３０４・・・配線領域 ３０５・・・第１シリコン酸化膜 ３０６・・・チッ化膜 ３０７・・・第２シリコン酸化膜 ３０８・・・不純物イオンビーム ３０９・・・高抵抗領域 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 半導体基板上に絶縁膜を介して形成され、低抵抗領域
と高抵抗領域とを連続して有する多結晶シリコン層にお
いて、前記多結晶シリコン層の前記低抵抗領域の膜厚が
前記多結晶シリコン層の前記高抵抗領域の膜厚よりも厚
く、かつ少なくとも前記多結晶シリコン層の前記高抵抗
領域上には絶縁膜が形成されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446587A JPH01165156A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446587A JPH01165156A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165156A true JPH01165156A (ja) | 1989-06-29 |
Family
ID=18166116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32446587A Pending JPH01165156A (ja) | 1987-12-22 | 1987-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627971B1 (en) * | 1998-05-07 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Polysilicon structures with different resistance values for gate electrodes, resistors, and capacitor plates |
| CN100412702C (zh) * | 2002-10-28 | 2008-08-20 | 富士胶片株式会社 | 图像形成方法和图像形成装置 |
-
1987
- 1987-12-22 JP JP32446587A patent/JPH01165156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627971B1 (en) * | 1998-05-07 | 2003-09-30 | Taiwan Semiconductor Manufacturing Company | Polysilicon structures with different resistance values for gate electrodes, resistors, and capacitor plates |
| CN100412702C (zh) * | 2002-10-28 | 2008-08-20 | 富士胶片株式会社 | 图像形成方法和图像形成装置 |
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