JPS58106846A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58106846A JPS58106846A JP20480781A JP20480781A JPS58106846A JP S58106846 A JPS58106846 A JP S58106846A JP 20480781 A JP20480781 A JP 20480781A JP 20480781 A JP20480781 A JP 20480781A JP S58106846 A JPS58106846 A JP S58106846A
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- JP
- Japan
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- layer
- conductive layer
- hole
- photo resist
- atmosphere
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法にかか夛、特にスルー
ホール開孔部の形状を滑らかにして、上部配線のカバレ
ッジを良くする半導体装置の製造方法に関するものであ
る。
ホール開孔部の形状を滑らかにして、上部配線のカバレ
ッジを良くする半導体装置の製造方法に関するものであ
る。
半導体装置においては、−搬には半導体基板と逆導電型
の不純物拡散層や多結晶珪素層の様な下部導電層の上に
りンを含んだ珪素ガラス層等を成長させ、スルーホール
を通してアルミニウム等の上部電極に接続する構造にな
っている。ところで、このスルーホール開孔部の段が急
峻である場合には、上部電極配線のカバレッジが悪くな
り、スルーホールの段部での上部電極配線の膜厚が信頼
性上不十分となるか、しばしば断線をひきおこす事があ
る。これを避ける従来技術の有効な方法の一つに水素と
酸素の雰囲気中での高温処理がある。
の不純物拡散層や多結晶珪素層の様な下部導電層の上に
りンを含んだ珪素ガラス層等を成長させ、スルーホール
を通してアルミニウム等の上部電極に接続する構造にな
っている。ところで、このスルーホール開孔部の段が急
峻である場合には、上部電極配線のカバレッジが悪くな
り、スルーホールの段部での上部電極配線の膜厚が信頼
性上不十分となるか、しばしば断線をひきおこす事があ
る。これを避ける従来技術の有効な方法の一つに水素と
酸素の雰囲気中での高温処理がある。
この処理によ）、リンを含んだ珪素ガラス層の段部が滑
らかにな多、上記の問題を避ける事が出来る。しかしな
がらスルーホール開孔部で露出された前記不純物拡散層
や多結晶珪素層の表面にも戚化珪索模が熱成長してしま
うため、前記高温処理をした半導体装置の１１！ｒＭｔ
−さらに全面エツチングしてこの熱成長酸化佳索模を除
去してやる必要がある。この時、す／を含んだ珪素ガラ
ス層も表面よりある程度エツチングされる事になる訳で
あるが、りンを含んだ珪素ガラス層は熱成長酸化珪素膜
よりエツチングされる速度が大きいため、珪素ガラス層
中に含まれるリンの濃度が局所的に績い所や、襖厚が局
所的に薄い所では、その部分の全膜厚外エツチングされ
、その結果、スルーホール開花部以外で前記不純物拡散
層や、多結晶珪素層が上部電極と接続されるという不良
が生じ易くなり、そのための半導体装置の歩留を下げて
しまうことがある。
らかにな多、上記の問題を避ける事が出来る。しかしな
がらスルーホール開孔部で露出された前記不純物拡散層
や多結晶珪素層の表面にも戚化珪索模が熱成長してしま
うため、前記高温処理をした半導体装置の１１！ｒＭｔ
−さらに全面エツチングしてこの熱成長酸化佳索模を除
去してやる必要がある。この時、す／を含んだ珪素ガラ
ス層も表面よりある程度エツチングされる事になる訳で
あるが、りンを含んだ珪素ガラス層は熱成長酸化珪素膜
よりエツチングされる速度が大きいため、珪素ガラス層
中に含まれるリンの濃度が局所的に績い所や、襖厚が局
所的に薄い所では、その部分の全膜厚外エツチングされ
、その結果、スルーホール開花部以外で前記不純物拡散
層や、多結晶珪素層が上部電極と接続されるという不良
が生じ易くなり、そのための半導体装置の歩留を下げて
しまうことがある。
本発明は以上の欠点を改善するものである。
本発明する特徴は、たとえば半導体基板上に形成された
導電層上に層関絶嫌貞を成長させる工程と、誼層間絶嫌
蝿上の７オトレジストの開孔部を通して該層関絶縁漢を
エツチングして導電層表面に達するスルーホールを形成
する工程と、該フォトレジストの開花部を通して、該導
電層の表面部に−ｊＪ素をイオン注入する工程と、該フ
ォトレジストを除去後、硼素雰囲気中で高温処理をして
、前記のイオン注入された導電層の表面部を１化珪素化
する工程と、水素と酸素の混合ガス雰囲気中で、高温処
理をして、該層間絶嫌嘆のスルーホール部の段の形状を
平滑化する工程と、該導電層表面の窒化珪素化された層
を除去する工程と、その上に上部電極を形成させる工程
とを含む半導体装置の製造方法にある。
導電層上に層関絶嫌貞を成長させる工程と、誼層間絶嫌
蝿上の７オトレジストの開孔部を通して該層関絶縁漢を
エツチングして導電層表面に達するスルーホールを形成
する工程と、該フォトレジストの開花部を通して、該導
電層の表面部に−ｊＪ素をイオン注入する工程と、該フ
ォトレジストを除去後、硼素雰囲気中で高温処理をして
、前記のイオン注入された導電層の表面部を１化珪素化
する工程と、水素と酸素の混合ガス雰囲気中で、高温処
理をして、該層間絶嫌嘆のスルーホール部の段の形状を
平滑化する工程と、該導電層表面の窒化珪素化された層
を除去する工程と、その上に上部電極を形成させる工程
とを含む半導体装置の製造方法にある。
以下図をもって本発明の説明を行う。第１図乃至第４図
は本発明の実施例を各工程ごとに図示し丸ものである。
は本発明の実施例を各工程ごとに図示し丸ものである。
第１図はフォトレジストのバターニング後リンを含んだ
珪素ガラス層をエツチングしてスルーホールの開孔を行
ったところである０１は半導体基板％２は基板と逆の導
電型の不純物拡散、３は酸化硼素層、４は多結晶１素１
−１５はリンを含んだ硼素ガラス層、６はフォトレジス
ト、７はスルーホールである。この工程までは公知の技
術に従って進んで来たものである。この後、フォトレジ
ストの孔を通して％窒素をイオン注入する。次にフォト
レジストを除去後高温の窒素雰囲気中で熱処理を行う。
珪素ガラス層をエツチングしてスルーホールの開孔を行
ったところである０１は半導体基板％２は基板と逆の導
電型の不純物拡散、３は酸化硼素層、４は多結晶１素１
−１５はリンを含んだ硼素ガラス層、６はフォトレジス
ト、７はスルーホールである。この工程までは公知の技
術に従って進んで来たものである。この後、フォトレジ
ストの孔を通して％窒素をイオン注入する。次にフォト
レジストを除去後高温の窒素雰囲気中で熱処理を行う。
この事により、不純物拡散層、並びに多結晶珪素層の表
面に窒化珪素膜が形成されるＯここまでを図示し九のが
第２図である。８はこの１化珪ＩＡ模である。次に水素
と酸素の雰囲気中で高温熱処理を行うと、リンを含んだ
珪素ガラス層５は平滑化される訳であるが、−ｉ化珪素
膜は公知の様に酸化されにくいので、表面の数十Ａが酸
化されるのみである。その数十人の酸化珪素膜は短時間
のエツチングで取り除く事が出来る。このエツチングが
短時間であるため、リンを含んだ珪素ガラス層の１漠減
シは微少である。ここまでを図示したのが第３図である
。次に窒化珪素膜を選択的にエツチングした後、上部電
極を蒸着法等により成長させて不純物拡散層や多結晶珪
素層と接続させる。ここまでを図示し九のが第１図であ
る。９は上部電極である。
面に窒化珪素膜が形成されるＯここまでを図示し九のが
第２図である。８はこの１化珪ＩＡ模である。次に水素
と酸素の雰囲気中で高温熱処理を行うと、リンを含んだ
珪素ガラス層５は平滑化される訳であるが、−ｉ化珪素
膜は公知の様に酸化されにくいので、表面の数十Ａが酸
化されるのみである。その数十人の酸化珪素膜は短時間
のエツチングで取り除く事が出来る。このエツチングが
短時間であるため、リンを含んだ珪素ガラス層の１漠減
シは微少である。ここまでを図示したのが第３図である
。次に窒化珪素膜を選択的にエツチングした後、上部電
極を蒸着法等により成長させて不純物拡散層や多結晶珪
素層と接続させる。ここまでを図示し九のが第１図であ
る。９は上部電極である。
以上述べた様に１本発明によれば、スルーホール部の段
を水素と酸素の雰囲気中で十分平滑化出来、しかも、リ
ンを含んだ珪素ガラス層の膜減りを微少に抑える事が出
来るため、前述した従来技術の欠点を避ける事が出来る
。
を水素と酸素の雰囲気中で十分平滑化出来、しかも、リ
ンを含んだ珪素ガラス層の膜減りを微少に抑える事が出
来るため、前述した従来技術の欠点を避ける事が出来る
。
窒素のイオン注入のドーズ量ハ１０１７〜１０”／１層
以上が適して訃り、注入後の熱処理は約１０００℃種変
で十分酸化に耐える１化珪素膜が形成出来る。勿論完全
な窒化珪素膜でなくとも、少しでも耐酸化性を持つ膜で
あればその分、効果がある事は言うまでもない。
以上が適して訃り、注入後の熱処理は約１０００℃種変
で十分酸化に耐える１化珪素膜が形成出来る。勿論完全
な窒化珪素膜でなくとも、少しでも耐酸化性を持つ膜で
あればその分、効果がある事は言うまでもない。
第１図乃至第４図は本発明の実施例を工程をおって、説
明し九断面図である。 各図共通で、１・・・・・・は半導体基板、２・・・・
・・基板と逆の導電型の不純物拡散層、３・・・・・・
酸化佳′ＪＡ膜、４・・・・・・多結晶珪素膜、５・・
・・・・リンを含んだ珪素ガラス層、６・・・・・・フ
ォトレジスト、７・・・・・・スルーホール％８・・・
・・・雀化株素層、９・・・・・・上部電極である０区
区 ＼ 〜線
絵 区 四 〜 ゛寸畷
帳
明し九断面図である。 各図共通で、１・・・・・・は半導体基板、２・・・・
・・基板と逆の導電型の不純物拡散層、３・・・・・・
酸化佳′ＪＡ膜、４・・・・・・多結晶珪素膜、５・・
・・・・リンを含んだ珪素ガラス層、６・・・・・・フ
ォトレジスト、７・・・・・・スルーホール％８・・・
・・・雀化株素層、９・・・・・・上部電極である０区
区 ＼ 〜線
絵 区 四 〜 ゛寸畷
帳
Claims (1)
- 半導体基板上に形成された導電層上に該導電層に達する
スルーホールを有する層間絶縁膜を設け、該スルーホー
ル内の骸導電層の表面部に窒素をイオン注入し、窒素雰
囲気中で高温処理をして、前記のイオン注入された導電
層の表面部を窒化珪素化し、高温処理をして、該層関絶
嫌模のスルーホール部の段の形状を平滑化させ、しかる
後に該導電層表面の硼化珪素化された層を除去すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20480781A JPS58106846A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20480781A JPS58106846A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58106846A true JPS58106846A (ja) | 1983-06-25 |
Family
ID=16496684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20480781A Pending JPS58106846A (ja) | 1981-12-18 | 1981-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106846A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210856A (ja) * | 1988-06-29 | 1990-01-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US4968641A (en) * | 1989-06-22 | 1990-11-06 | Alexander Kalnitsky | Method for formation of an isolating oxide layer |
| EP1650796A2 (fr) * | 2004-10-20 | 2006-04-26 | STMicroelectronics (Crolles 2) SAS | Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor |
-
1981
- 1981-12-18 JP JP20480781A patent/JPS58106846A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210856A (ja) * | 1988-06-29 | 1990-01-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US4968641A (en) * | 1989-06-22 | 1990-11-06 | Alexander Kalnitsky | Method for formation of an isolating oxide layer |
| EP1650796A2 (fr) * | 2004-10-20 | 2006-04-26 | STMicroelectronics (Crolles 2) SAS | Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor |
| JP2006121082A (ja) * | 2004-10-20 | 2006-05-11 | Stmicroelectronics (Crolles 2) Sas | 集積回路の領域に、特にトランジスタの電極にコンタクト・パッドを生成するための方法 |
| EP1650796A3 (fr) * | 2004-10-20 | 2010-12-08 | STMicroelectronics (Crolles 2) SAS | Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor |
| US8299541B2 (en) | 2004-10-20 | 2012-10-30 | Stmicroelectronics (Crolles 2) Sas | Process for producing a contact pad on a region of an integrated circuit, in particular on the electrodes of a transistor |
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