JPS5846675A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高精度で低雑音のトランジスタ及びこのトラン
ジスタを有する集積回路の製造方法に関３　・−２・ するものである。

最近の集積回路においては高速、高精度化が要求されて
いる。高速化においては横方向及び縦方向の寸法を小さ
くすることにより実現されている。

一方、高精度化に関しては、たとえば比較器の場合には
入力段のトランジスタのＶＢＩ＋の差、すなわちΔＷａ
ｘを小さくすることである。このΔＷＢｘを小さくする
には （１）コンタクト抵抗のバラツキを小さくする。

（１１）エミッタ寸法のバラツキを少なくする。

（ｉｉｉｌ電流増幅率のバラツキを小さくする。

ことが必要である。この中で（ｉ）はエミッタ濃度を上
げコンタクト抵抗値を小さくすることにより実現できる
。（１１）はエミッタのフォトマスクラ精度よく製作す
ることが必要であり、現在では電子ビーム等により精度
よく形成される。（ＩＤの電流増幅率のバラツキを小さ
くするには、従来よりベース。

エミッタをイオン注入により形成する方法がありこれを
第１図に示す。以下第１図にそって説明する。

１形基板１に？コレクタ領域２を形成し、所望領域を開
孔するとともに高濃度ベース領域３（以下グラフトベー
スと呼ぶ）を拡散により形成する（第１図ａ）。その後
、一部の酸化膜４を除去するとともにＰ形活性ペース領
域６をグラフトベース領域３と接続する様にイオン注入
で形成する（第１図ｂ）。このときイすン注入による欠
陥層を破線で示す。そして、全面に酸化膜６を形成する
とともに、レジスト７を塗布し、ベース領域６の上部の
一部Ｂをフォトエツチングにより開孔し、レジスト７を
除去した後高濃度ｎ形エミッタ領域９をイオン注入によ
り形成する（第１図Ｃ）。さらに全面に酸化［１０を形
成するとともにコレクタ、ベース、エミッタ領域にコン
タクト抵抗ジ領域、コレクタ電［’１１　、ベース電極
１２．エミッタ寸法１３を形成する（第１図ｄ）。

この方法によれば、 （１）電流増幅率のバラツキが少ない。（活性ベース領
域６及びエミッタ領域７がイオン注入で形成されている
ため。） きる。（グラフトベース領域３と活性ベース領域５が別
工程で形成されるため。） 以上の様な利点を有している反面、次の様な欠点がある
。

（イ）欠陥による雑音が太きい。（第１・図（ｂ）、　
（０）。

（ｄ）の破線で示す様なイオン注入による欠陥ができ、
この欠陥領域がベース、エミッタ接合領域を横切るため
。） （ロ）グラフトベース３とエミッタ９０間のマスク合せ
マージンが必要であり、面積が大きくなる。（電流増幅
率のバラツキをおさえるために工εツタ領域７とグラフ
トベース領域３のマスク合せマージンが必要である。） 本発明は上記欠点にかんがみてなされたもので、ボロン
を含む酸化膜、多結晶シリコン膜又は５ｉ５Ｎａ膜、１
５１３Ｒｍ膜（又は多結晶シリコン膜）を堆積し、Ｓｉ
３Ｎ４膜又は多結晶シリコン膜のフォトエッチ及び多結
晶シリコン膜又は５ｉ３１１４のサイドエッチによりク
ラフトベース領域とエミッタ領域を離すとオン注入形成
することにより低雑音化し、さらにクラフトベースとエ
ミッタ間をセルファライン化することにより、高密度化
するものである。第２図は本発明の実施例を示すもので
ある。以下本発明を第２図に従って説明する。

ｎ形１Ω・Ｃｍ程度の基板１０１にｎ形コレクタコンタ
クト用領域１ｏ２を形成した後、酸化膜１０３を形成し
、所定領域１０４にベース窓を通常のフォトエツチング
により形成する（＆）。そしてボロンを含む酸化膜１ｏ
６．多結晶シリコン１ｏ６゜Ｓｉ　ｓＮ　ａ膜１０７を
堆積する（ｂ）。

その後、レジスト１０８をマスクとしてドライエツチン
グ法により５ｌｓＮａ膜１０７をエツチングし、エミツ
タ窓１．０９を開孔する（Ｃ）。さらに５ｉ３Ｎａ膜１
０７をマスクとして、多結晶シリコン膜１０６をエツチ
ングする。この時プラズマエッチにより多結晶シリコン
膜１０６のサイドエッチを行なう−（ｄ）。次にレジス
ト１０８を除去後、ボロンを含む酸化膜１０５を拡散源
として酸化雰囲気中でぺ−で拡散した場合、多結晶′シ
リコン膜１０６の下部のベース領域１０９は酸素が供給
されないため高濃度で拡散される（以後この高濃度べ〒
大領域１０９をクラフトベースと呼ぶ）。一方上部に多
結晶シリコン膜１０６のないベース領域１１０は酸素が
供給され、ボロンを含む酸化膜１０５とシリコンの界面
より酸化が進み低濃度となる。この酸化により、多結晶
シリコンの側面及びボロンを含む酸化膜１０５とシリコ
ン界面にそれぞれ酸化膜１１１１１１２が形成される（
＋５）。

次に多結晶シリコン膜１０６をマスクとして、ボロンを
含む酸化＠１ｏ５及び酸化膜１１１゜１１２をエツチン
グした後、新たに酸化膜１１３を形成（酸化膜を通して
インプラを行なうと欠陥が少ない）ｌ、、Ｓｉ３ｍａ膜
１０７全１０７として矢印のようにＢ及びムＳをイガイ
。注入した後、熱処理により活性ベース１１４及びエミ
ッタ１１５を形成する（わ。この時活性ベース１１４と
グラフトベース１０９は低濃度ベース１１０を通じて接
続される。その後Ｓｉ　ｓＮ　ａ膜１０７及び多結晶シ
リコン膜１０６を除去（電極の断切れをなくすため除去
する）シ、酸化膜１１６を形成し、コレクタ。

ペース及びエミッタ領域の一部を開孔し、コレクタ電極
１１７．ペース電極１１８及びエミッタ電極１１９を形
成する。

この製造方法によれば、次の様な第１１点がある。

中雑音が低い。これは活性ベース１１４とエミッタ１１
５の形成が同−窓から行なわれるため、イオン注入によ
る欠陥はエミッタ内部に形成（第２図ｆ、　　ｇに波線
で示す）され、ペース、エミッタ接合領域を横切らない
。

（１１）高密度化が出来る。すなわちグラフトベース１
０９とエミッタ１１４はセルファラインで形成するため
、グラフトベースとエミッタ間のマスク合せマージンが
不用となる。

特に本実施例の特長としては、 （ｊｉｉ）サイドエッチ量の制御性が良好である。これ
は多結晶シリコン膜１０６のサイドエッチはプラズマで
行なうために制御性が良いためで９　。

ある。

４ｖｌｐｏｎｔａｍｉｎａｔｉｏｎが少ない。すなわち
、ボロンを含む酸化膜１０５はサイドエッチを行なわな
いため、この酸化膜１０５が凹形状とならないため、洗
浄がより完ベキに出来る。

さらに加えて、 （Ｖ）歩留りが高い。すなわち活性ベース１１４とグラ
フトベース１ｏ９は低濃度ペース１１゜を通じて接続さ
れるため、サイドエッチ量による歩留りの低下がない。

次（本発明にかかる他の実施例を第３図に示−第３図に
従って説明する。

ｎ形１Ω・ｃｍ程度の基板２０１にｎ形コレクタ領域２
０２を形成した後、酸化膜２０３を形成し、所定領域２
０４にベース窓をフォトエツチングにより形成する（Ｉ
Ｌ）。そしてボロンを含む酸化膜？０５　＋　　Ｓｉ　
ｓｅａ　＠　２０６　ｔ　多結晶シ１７コ７　＃ｈ２０
７を堆積する（ｂ）。その後通常のフォトエツチング法
により多結晶シリコン膜２０７をエツチングし、エミツ
タ窓２０Ｂを開孔する（Ｃ）。さらに多結晶シリコン膜
２０７をマスクとして、　５ｉｓＮ４膜２０６をエツチ
ングする。この時５ｉ３Ｎａ膜２０６のサイドエッチを
熱リン酸にて行なう（ｄ）。

次にボロンを含む酸化膜２０５を拡散源として、蒸気雰
囲気中でベース領域２０９，２１０を形成する。酸化雰
囲気中で拡散を行なった場合、Ｓｉ　ｓｅａ膜下のベー
ス領域２０９は酸素が供給されないため高濃度で拡散さ
れる。以後この領域２０９をグラフトベースと呼ぶ。又
一方、５１３ｍ４のないベース領域２１０は酸素が供給
されボロンを含む酸化膜２０５と８１の界面より酸化が
進むことにょ７す、低濃度になる（ｅ））この工程で形
成された多結晶シリコン嘆２０７上に、形成された酸化
膜２１１を除去した後、多結晶シリコン膜２０７をマス
クとしてＢｏｒｏｎイオン注入及びムＳイオン注入を行
なって熱処理により、活性ペース領域２１２及びエミッ
タ領域２１３を形成する（わ。

その後多結晶シリコン膜２０７を除去（電極の断切れを
防ぐため除去する）し、エミッタ領域２１３、グラフト
ベース領域２ｏ９．コレクタ領ツタ、ペース、コレクタ
の電極２１４，２１５゜２１６を形成する（ｇ）。

この製造方法によれば、次の様な利点がある。

（ｉ）雑音が低い。これは、活性ペース２１２とエミッ
タ２１３の形成が同一窓から行なわれるため、イオン注
入による欠陥はエミッタ内部に形成（第３図ｆ、　　ｇ
に波線で示す）され、ペース、エミッタ接合領域を横切
らない。

印）高密度化が出来る。すなわちグラフトベース２０９
とエミッタ２１３はセルファラインで形成するため、グ
ラフトベースとエミッタ間のマスク合せマージンが不用
となる。

・　　特に第３図に示す実施例の特長としては、（ｉｉ
ｉ）　ｃｏｎｔａｍｉｎａｔｉｏｎが少ない。５ｉ５Ｎ
ａ膜２０６のサイドエッチを行なった後のボロンを含む
酸化膜２０５のエツチング時にＳｉ地肌を表面に出さな
いために汚染されない。

（ψ５ｉｓＮａ膜２０６を絶縁膜として利用できるため
、除去する必要がなく、工程が簡単である。

１２／・−ジ さらに加えて （ψ活性ベース２１２とグラフトベース２０９は、低濃
度ペース２１０を通じて接続されるためサイドエッチ量
による歩留りの低下がない。

以上述べたごとき方法によれば、活性ベース及びエミッ
タをイオン注入で形成するため、電流増幅率のバラツキ
が少なく、グラフトベース、エミッタがセルファライン
で形成でき、高密度が可能となり、イオン注入による欠
陥がペースエミッタ接合部を横切らないため、低雑音化
がはかれる。

さらに、高濃度グラフトベースと高濃度エミッタが直接
液しない。たとえば高濃度エミレタと高濃度グラフトベ
ースが接した場合、１０Ｈｚ及び１００Ｈ２の入力換算
雑音が約５０　値及び−スの場合には、１Ｑ　Ｈｚ及び
１００　Ｈｚにおける入力換算軸をは約６ｎＶ／ｆｚ及
び３ｎＶ手である。さらに、活性ベースとグラフトベー
スが低濃度ペースにより接続されるためサイドエッチ量
による歩留りの低下がなく、不純物を含む酸化膜し酸化
膜を残す様になるため、Ｓｉ表面の汚染が少ない。等の
すぐれた効果を得ることができる。

以上のように、本発明は、今後、高精度、低雑音で高歩
留りの集積回路の要求がますます高まる中で大きな効果
をもたらすものである。

【図面の簡単な説明】

第１図（＆）〜（ｄ）は従来のバイポーラトランジスタ
の製造方法の工程断面図、第２図（＆）〜（ｇ）、第３
図（ａ）〜（ｇ）はそれぞれ本発明の実施例にかかるバ
イポーラトランジスタの製造工程断面図である。 １０５．２０ｅ５・・・・・・ボロンを含む酸化膜、１
０ｆ＞２０７・・・・・・多結晶シリコン膜、１０７，
２０６・・・・・・５ｉ３Ｎａ膜、１０９ｔ　２０９・
・・・・・グラフトベース領域、１１３．２１３・・・
・・・ｎ゛形エミッタ領域、１１４．１２１４・・・・
・・エミッタ電極、１１５ｔ　　２１５・・・・・・ペ
ース電極、１１６ｔ２１６・・・・・・コレクタ電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ３ 第１図 １１ ３ 第２図 １θ４ ／／１ 第２図 １０９　／／６　／／４　／ρρ 第３図 ２ρ４ 第３図

Claims (1)

1. 【特許請求の範囲】 （１）第１導電形の半導体基板に絶縁酸化膜を形成し、
   所定領域を開孔する工程と、前記基板及び前記絶縁酸、
   化膜上に第２導電形不純物を含む酸化膜、多結晶シリコ
   ン膜および耐酸化性膜を堆積する工程と、前記耐酸化性
   膜をフォトエツチングにより所定領域を開孔する工程と
   、前記耐酸化性膜をマスクとして、前記多結晶シリコン
   膜ヲエッチングしてサイドエッチを行なう工程と、前記
   第２導電形不純物を含む酸化膜を拡散源として、酸化雰
   囲気中で拡散して第２導電形の高濃度領域および第２導
   電形低濃度領域を形成する工程と、前記多結晶シリコン
   をマスクとして前記第２導電形不純物を含む酸化膜をエ
   ツチングし、前記耐酸化性膜をマスクとして第２導電形
   不純物及び第１導電形不純物をイオン注入して活性ベー
   スおよびエミッタを形成する工造方法。 ｅ）第２導電形不純物を含む酸化膜をエツチングした後
   、薄い酸化膜を形成する工程を含むことを特徴とする特
   許請求の範囲第１項に記載の半導体装置の製造方法。 （３）イオン注入で活性ベース及びエミッタを形成した
   のち、耐酸化性膜及び多結晶シリコン膜を除去する工程
   を含むことを特徴とする特許請求の範囲第１項に記載の
   半導体装置の製造方法。 −）第２導電形不純物を含む酸化膜を堆積した後、耐酸
   化性膜、多結晶シリコン膜を堆積する工私多結晶シリコ
   ン膜をフォトエツチングにより所定領域を開孔し、前記
   多結晶シリコン膜をマスクとして前記５ｉｓＮａ膜をエ
   ツチングしてサイドエッチを行なうことを特徴とする特
   許請求の範囲第１項に記載の半導体装置の製造方法。