JPS5975643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5975643A JPS5975643A JP18612082A JP18612082A JPS5975643A JP S5975643 A JPS5975643 A JP S5975643A JP 18612082 A JP18612082 A JP 18612082A JP 18612082 A JP18612082 A JP 18612082A JP S5975643 A JPS5975643 A JP S5975643A
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- mask
- layer
- epitaxial layer
- oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H01L21/7621—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region the recessed region having a shape other than rectangular, e.g. rounded or oblique shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、改良された選択酸化法による半導体装置特に
バイポーラ型半導体装置の製造方法に関するものである
。
バイポーラ型半導体装置の製造方法に関するものである
。
（従来技術）
ＬＯＣＯ８（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ ）法に従う従来のバイポーラ型半導体
装置の製造では、半導体基体の全表面ばアクティブ領域
とフィールド領域とに埋込絶縁物で分離され、素子はア
クティブ領域内置つくられる。従来、この分離は選択酸
化法により第１図（ａ）〜（ｆ）に示すｊ二うに行なわ
れていた。この工程を順を追って説明する。先づ第１図
（ａ）のようにＰ型半導体基体１上に、９００〜１，１
００℃の熱酸ｆヒによって酸化膜２を１，０００〜１０
，０ＯＯＸ選択的に形成し、この酸化膜２をマスクとし
て開口部３にＮ型不純物を拡散してＮ型領域４を形成す
る。
５ｉｌｉｃｏｎ ）法に従う従来のバイポーラ型半導体
装置の製造では、半導体基体の全表面ばアクティブ領域
とフィールド領域とに埋込絶縁物で分離され、素子はア
クティブ領域内置つくられる。従来、この分離は選択酸
化法により第１図（ａ）〜（ｆ）に示すｊ二うに行なわ
れていた。この工程を順を追って説明する。先づ第１図
（ａ）のようにＰ型半導体基体１上に、９００〜１，１
００℃の熱酸ｆヒによって酸化膜２を１，０００〜１０
，０ＯＯＸ選択的に形成し、この酸化膜２をマスクとし
て開口部３にＮ型不純物を拡散してＮ型領域４を形成す
る。
次に前記酸化膜２を一担除去した後、同様な方法により
新だに酸化膜５を形成し更に開口部６を形成する。この
酸化膜５をマスクとしてＰ型不純物を開口部６に拡散し
、第２図（ｂ）に示すようにＰ型頭域７を形成する。次
に、酸化膜５を除去しＮ型不純物を低濃度に含んだ半導
体単結晶８をエピタキシアル成長によって１〜３μｍ形
成し、その上にｉｔ図（ｃ）に示すように熱酸化膜９と
、化学気相法によル窒化膜１０とを各ｈ ｔｏｏ 〜１
，０００ Ｘ 、 ５００〜２，０００大２選択的に形
成して第１の耐酸化性のマスク１０ａを作製する。この
第１のマスク１０ａをマスクとして、エピタキシアル成
長させた単結晶層８（以下エピタキシアル層８と呼ぶこ
ともある）を５，０００〜２０，０００Ｘ第１図（ｄ）
に示すようにエツチングし、エピタキシアル層８をメー
サ状に形成する。
新だに酸化膜５を形成し更に開口部６を形成する。この
酸化膜５をマスクとしてＰ型不純物を開口部６に拡散し
、第２図（ｂ）に示すようにＰ型頭域７を形成する。次
に、酸化膜５を除去しＮ型不純物を低濃度に含んだ半導
体単結晶８をエピタキシアル成長によって１〜３μｍ形
成し、その上にｉｔ図（ｃ）に示すように熱酸化膜９と
、化学気相法によル窒化膜１０とを各ｈ ｔｏｏ 〜１
，０００ Ｘ 、 ５００〜２，０００大２選択的に形
成して第１の耐酸化性のマスク１０ａを作製する。この
第１のマスク１０ａをマスクとして、エピタキシアル成
長させた単結晶層８（以下エピタキシアル層８と呼ぶこ
ともある）を５，０００〜２０，０００Ｘ第１図（ｄ）
に示すようにエツチングし、エピタキシアル層８をメー
サ状に形成する。
次に９００〜１．．１００℃の熱酸化によって第１のマ
スク１０ａで覆われない部分の単結晶層８を第１図（ｅ
）に示すように全て酸化膜に変え、フィールド酸化膜１
ノとする。そして窒化膜１０．酸化膜９を除去し、第１
図（ｆ）に示すようにアクティブ領域１２フイールド領
域１３を形成する。
スク１０ａで覆われない部分の単結晶層８を第１図（ｅ
）に示すように全て酸化膜に変え、フィールド酸化膜１
ノとする。そして窒化膜１０．酸化膜９を除去し、第１
図（ｆ）に示すようにアクティブ領域１２フイールド領
域１３を形成する。
（従来技術の問題点）
この方法によると第１図（ｅ）で示されるようにフィー
ルド酸化膜１１の成長時に、アクティブ領域１２へのフ
ィールド酸化膜１ノの侵入が大きく。
ルド酸化膜１１の成長時に、アクティブ領域１２へのフ
ィールド酸化膜１ノの侵入が大きく。
第１図（ｆ）に示すようにアクティブ領域１２が狭くな
ってしまう。従って目的とするアクティブ領域寸法を得
るだめには、フィールド酸化膜１１の横方向への侵入分
を考慮しなければならず、その分面積を多く必要とする
。又、アクティブ領域寸法が微細になると、フィールド
酸化膜１ノの横方向侵入のため仕上りアクティブ領域１
２が非常に狭くなったり、あるいは、予定素子の形成が
不可能となる。これは半導体集積回路装置の高集積化に
とって大きな障害となるという欠点がある。
ってしまう。従って目的とするアクティブ領域寸法を得
るだめには、フィールド酸化膜１１の横方向への侵入分
を考慮しなければならず、その分面積を多く必要とする
。又、アクティブ領域寸法が微細になると、フィールド
酸化膜１ノの横方向侵入のため仕上りアクティブ領域１
２が非常に狭くなったり、あるいは、予定素子の形成が
不可能となる。これは半導体集積回路装置の高集積化に
とって大きな障害となるという欠点がある。
（発明の目的）
本発明の目的はこの様な従来の選択酸化法におけるフィ
ールド酸化膜のアクティブ領域への侵入を低減し、半導
体集積回路装置の高集積化を達成することの出来る製造
方法を提供にある。以下本発明の製造方法を実施例によ
って詳細に説明する。
ールド酸化膜のアクティブ領域への侵入を低減し、半導
体集積回路装置の高集積化を達成することの出来る製造
方法を提供にある。以下本発明の製造方法を実施例によ
って詳細に説明する。
（発明の実施例）
第２図（、）〜（ｈ）は本発明の実施例を製造工程別に
示した断面図である。以下各工程を順を追って説明する
が、前述した第１図（ａ）〜（ｄ）までの工程は本実施
例においても同一であるのでその説明は省略する。々お
第１図に示しだと同一部分には同一符号を伺し、その説
明は同様に省１略する。第２図（ａ）に示すように耐酸
比性の第１のマスク１０ａによって覆われていない部分
のエピタキシアル層８の表層部分に９００〜ｉ、１００
℃の温度で熱酸化することにより酸化膜１４を５．００
〜２，０ＯＯＸの厚さに形成する。
示した断面図である。以下各工程を順を追って説明する
が、前述した第１図（ａ）〜（ｄ）までの工程は本実施
例においても同一であるのでその説明は省略する。々お
第１図に示しだと同一部分には同一符号を伺し、その説
明は同様に省１略する。第２図（ａ）に示すように耐酸
比性の第１のマスク１０ａによって覆われていない部分
のエピタキシアル層８の表層部分に９００〜ｉ、１００
℃の温度で熱酸化することにより酸化膜１４を５．００
〜２，０ＯＯＸの厚さに形成する。
次にこの酸化膜１４を、第２図（ｂ）に示すようにメー
サ状の嘔結晶層８の肩部分１５が露出するまで除去し、
薄い酸化膜１６を残す。次にこのエピタキシアル層８が
露出した肩部分１５上に薄い酸化膜１６をマスクとし、
１．．０００〜１，２００℃の温度でアンモニアある
いは窒素ガス雰囲気中で熱窒化することによって第２図
（ｃ）に示すように第２の耐酸化性マスクとして窒化膜
１７を５０−１５０ Ｘ形成する。更にウェット酸素雰
囲気中で酸化を行ない第２図（ｄ）に示すようにエピタ
キシアル層８内に深く埋没した厚いフィールド酸化膜１
ノを例えば１０，０００〜５０，０００ Ｘ成長させる
。この際、熱窒化膜１７によってフィールド酸化膜１ノ
のアクティブ領域１２への侵入が抑えられる。この後第
２図（ｅ）に示すように窒化膜１０．酸化膜９．熱窒化
膜１７を除去し、アクティブ領域１２．フィールド領域
１３を形成する。このアクティブ領域１２に素子が形成
される。次に第２図（ｆ）に示すようにこのアクティブ
領域１２に９００℃〜１．，１００℃の熱酸化によって
酸化膜１８を３，０００〜５，０００ Ｘ形成し、予定
コレクタ部分１９を開口し、そこからＮ型不純物を拡散
１−てコレクタ領域Ｃを形成する。次に第２図（ｇ）に
示すようにこの開口部１９に酸化膜を形成してふさぎ、
別の場所にベース部分の開口部２０を形成してＰ型不純
物を拡散し、更に第２図（ｈ）に示すように開口部２０
を拡大してＰ型不純物を拡散し。
サ状の嘔結晶層８の肩部分１５が露出するまで除去し、
薄い酸化膜１６を残す。次にこのエピタキシアル層８が
露出した肩部分１５上に薄い酸化膜１６をマスクとし、
１．．０００〜１，２００℃の温度でアンモニアある
いは窒素ガス雰囲気中で熱窒化することによって第２図
（ｃ）に示すように第２の耐酸化性マスクとして窒化膜
１７を５０−１５０ Ｘ形成する。更にウェット酸素雰
囲気中で酸化を行ない第２図（ｄ）に示すようにエピタ
キシアル層８内に深く埋没した厚いフィールド酸化膜１
ノを例えば１０，０００〜５０，０００ Ｘ成長させる
。この際、熱窒化膜１７によってフィールド酸化膜１ノ
のアクティブ領域１２への侵入が抑えられる。この後第
２図（ｅ）に示すように窒化膜１０．酸化膜９．熱窒化
膜１７を除去し、アクティブ領域１２．フィールド領域
１３を形成する。このアクティブ領域１２に素子が形成
される。次に第２図（ｆ）に示すようにこのアクティブ
領域１２に９００℃〜１．，１００℃の熱酸化によって
酸化膜１８を３，０００〜５，０００ Ｘ形成し、予定
コレクタ部分１９を開口し、そこからＮ型不純物を拡散
１−てコレクタ領域Ｃを形成する。次に第２図（ｇ）に
示すようにこの開口部１９に酸化膜を形成してふさぎ、
別の場所にベース部分の開口部２０を形成してＰ型不純
物を拡散し、更に第２図（ｈ）に示すように開口部２０
を拡大してＰ型不純物を拡散し。
拡散領域に濃度差をもたせたベース領域Ｂを形成する。
次に第２図（ｉ）に示すようにこの開口部２０を酸化膜
によってふさぎ薄いＰ型不純す拡散領域上にエミッタに
なるべき開口部２ノを形成し、Ｎ型不純物を拡散してエ
ミッタ領域Ｅを形成する。
によってふさぎ薄いＰ型不純す拡散領域上にエミッタに
なるべき開口部２ノを形成し、Ｎ型不純物を拡散してエ
ミッタ領域Ｅを形成する。
またコレクタ部２２も開口し、エミッタ開口部２ノとと
もに、多結晶シリコン２３を選択的に形成する。
もに、多結晶シリコン２３を選択的に形成する。
次に第２図（ｊ）に示すようにベース領域Ｂにも開口部
２４を形成し電極金属をコレクタ領域Ｃ，ベース領域Ｂ
、エミッタ領域Ｅにそれぞれ選択的に（発明の効果） 以上の実施例に基づいて詳細に説明したように本発明に
よれば従来の製造方法の欠点となっていた５選択酸化で
のフィールド酸化膜のアクティブ領域への浸入が阻止さ
れるだめ、フィールド酸化膜の侵入量を考慮した余裕面
積をほとんど必要とせず、しかも微細なアクティブ領域
を再現良く形成できるので、半導体装置の高集積化にと
って非常に有利と々る。
２４を形成し電極金属をコレクタ領域Ｃ，ベース領域Ｂ
、エミッタ領域Ｅにそれぞれ選択的に（発明の効果） 以上の実施例に基づいて詳細に説明したように本発明に
よれば従来の製造方法の欠点となっていた５選択酸化で
のフィールド酸化膜のアクティブ領域への浸入が阻止さ
れるだめ、フィールド酸化膜の侵入量を考慮した余裕面
積をほとんど必要とせず、しかも微細なアクティブ領域
を再現良く形成できるので、半導体装置の高集積化にと
って非常に有利と々る。
第１図（、）〜（ｆ）は従来の半導体装置の製造方法の
一例を工程順に示す断面図、第２図（ａ）〜（ｊ）は本
発明の一実施例による半導体装置の製造方法を工程順に
示す断面図である。 １・・・半導体基体、２．５．１４．１８・・酸化膜、
３・・・開口部、４・・・Ｎ型拡散領域、６・・・開口
部、７・・・Ｐ Ｍ 拡散領域、８・・・エピタキシア
ル層、９・・熱酸化膜、１０・・・窒化膜、１０ａ・・
・第１のマスク層、１ノ・・・フィールド酸化膜、１２
・・アクティブ領域、１３・・・フィールド領域、１５
・・・肩部分、１６・・・薄く１〜だ酸化膜、１７・・
・熱窒化膜（第２のマスク層）１９・・・コレクタ拡散
用開口部、２０・・・ベース拡散用開口部、２１・・・
エミッタ拡散用開口部、２２・・・コレクタ電極取出し
用開口部、２３・・・多結晶シリコン、２４・・・ベー
ス電極取出し用開口部、２５・・・電極金属。 特許出願人 沖電気工業株式会社 第１図 第１図 １り 第２図 第２図
一例を工程順に示す断面図、第２図（ａ）〜（ｊ）は本
発明の一実施例による半導体装置の製造方法を工程順に
示す断面図である。 １・・・半導体基体、２．５．１４．１８・・酸化膜、
３・・・開口部、４・・・Ｎ型拡散領域、６・・・開口
部、７・・・Ｐ Ｍ 拡散領域、８・・・エピタキシア
ル層、９・・熱酸化膜、１０・・・窒化膜、１０ａ・・
・第１のマスク層、１ノ・・・フィールド酸化膜、１２
・・アクティブ領域、１３・・・フィールド領域、１５
・・・肩部分、１６・・・薄く１〜だ酸化膜、１７・・
・熱窒化膜（第２のマスク層）１９・・・コレクタ拡散
用開口部、２０・・・ベース拡散用開口部、２１・・・
エミッタ拡散用開口部、２２・・・コレクタ電極取出し
用開口部、２３・・・多結晶シリコン、２４・・・ベー
ス電極取出し用開口部、２５・・・電極金属。 特許出願人 沖電気工業株式会社 第１図 第１図 １り 第２図 第２図
Claims (3)
- （１）第１導電形の半導体基体主面上の選ばれた部分に
第２導電形の高濃度不純物領域を形成する工程と、この
不純物領域を含む前記基体主面上に第２導電形の不純物
を低濃度に含んだエピタキシアル層を形成する工程と、
前記高濃度不純物領域に対向する前記エピタキシアル層
表面上１／ｉ：制酸化性の第１のマスク層を形成する工
程と、このマスク層をマスクとし前記エピタキシアル層
表層を除去してメーサ状のエピタキシアル層を形成した
後、前記マスク層をマスクとし前記エピタキシアル層表
面部分を酸化させて酸化膜を形成する工程と、この酸化
膜の表層部分を除去し前記メーザ状のエピタキシアル層
の肩部分に当るエピタキシアル層を露出させる工程と、
この露出された前記第１のマスク層のエツジ直下のエピ
タキシアル層即チ前記屑部分に当るエピタキシアル層に
耐酸化性の第２のマスク層を形成する工程と、前記第１
及び第２のマスク層をマスクとし前記酸化膜を前記エピ
タキシアル層内に深く埋没させて厚い酸化膜を形成する
工程と、前記第１及び第２のマスク層を除去して前記エ
ピタキシアル層を露出させる工程とを含む事を特徴とす
る半導体装置の製造方法。 - （２） 前記第１のマスク層は、酸化膜とこの酸化膜
上に形成された窒化膜とによる２層構成である事を特徴
とする特許請求の範囲第（１）項記載の半導体装置の製
造方法。 - （３） 前記第２のマスク層として熱窒化軌を用いる
事を特徴とする特許請求の範囲第（１）項又は第（２）
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18612082A JPS5975643A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18612082A JPS5975643A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5975643A true JPS5975643A (ja) | 1984-04-28 |
Family
ID=16182704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18612082A Pending JPS5975643A (ja) | 1982-10-25 | 1982-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5975643A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004701A (en) * | 1988-01-29 | 1991-04-02 | Nec Corporation | Method of forming isolation region in integrated circuit semiconductor device |
-
1982
- 1982-10-25 JP JP18612082A patent/JPS5975643A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004701A (en) * | 1988-01-29 | 1991-04-02 | Nec Corporation | Method of forming isolation region in integrated circuit semiconductor device |
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