JPS6185839A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6185839A JPS6185839A JP20860784A JP20860784A JPS6185839A JP S6185839 A JPS6185839 A JP S6185839A JP 20860784 A JP20860784 A JP 20860784A JP 20860784 A JP20860784 A JP 20860784A JP S6185839 A JPS6185839 A JP S6185839A
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- oxide film
- integrated circuit
- semiconductor integrated
- polycrystalline silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関するもので
ある。
ある。
従来、一つの半導体基板上に多数個の素子を形成する半
導体集積回路の製造方法において、各素子間分離法とし
て酸化物を用いる方法が知られている。
導体集積回路の製造方法において、各素子間分離法とし
て酸化物を用いる方法が知られている。
第２図は従来の酸化物を用いて素子間分離した半導体集
積回路の１例の断面図である。
積回路の１例の断面図である。
例えば、シリコン基板ｌ上に熱酸化膜２及びシリコン窒
化膜等の耐酸化性被膜３を形成した後、公知のフォトレ
ジスト技術及びエツチング技術を用いて選択的にこの耐
酸化性被膜３を除去する。
化膜等の耐酸化性被膜３を形成した後、公知のフォトレ
ジスト技術及びエツチング技術を用いて選択的にこの耐
酸化性被膜３を除去する。
しかるのち酸化性雰囲気中で熱処理を施し、シリコン酸
化物からなる素子間分離層４を形成する。
化物からなる素子間分離層４を形成する。
この素子間分離層４は所望の電気的特性を得るために約
１μ程度の非常に厚い酸化膜が必要である。
１μ程度の非常に厚い酸化膜が必要である。
前記方法を用いて素子間分離を行った場合、素子量分１
１７ｍ層４は約１μ程度と非常に厚いため、耐酸化性被
膜３の下部にも成長してしまう現象を伴う。この現象を
伴うため耐酸化性被膜３の面ａｔ広くする必要が生じ、
集積度向上が制約される。
１７ｍ層４は約１μ程度と非常に厚いため、耐酸化性被
膜３の下部にも成長してしまう現象を伴う。この現象を
伴うため耐酸化性被膜３の面ａｔ広くする必要が生じ、
集積度向上が制約される。
また前記現象のために隣りあった素子間分離層４が連結
してしまい活性領域が全く消失してしまう場合がしばし
ば見受けられる等の問題点がある。
してしまい活性領域が全く消失してしまう場合がしばし
ば見受けられる等の問題点がある。
従って、本発明の目的は、前記問題点を解消することに
より、活性領域の面積損失が少なく、かつ効果的に素子
間分離を行うところの半導体集積回路の製造方法を提供
することにある。
より、活性領域の面積損失が少なく、かつ効果的に素子
間分離を行うところの半導体集積回路の製造方法を提供
することにある。
本発明の半導体集積回路の製造方法は、半導体基板の活
性領域以外の領域上に絶縁膜を残したままエピタキシャ
ル成長を行ない前記絶縁膜上に成長した多結晶シリコン
をすべて絶縁膜に変換する工程を有している。
性領域以外の領域上に絶縁膜を残したままエピタキシャ
ル成長を行ない前記絶縁膜上に成長した多結晶シリコン
をすべて絶縁膜に変換する工程を有している。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの半導体集積回路の主要工程における断面図である。
めの半導体集積回路の主要工程における断面図である。
まず第１図（ａｌに示すように、シリコン基板１１上に
絶縁膜として熱酸化処理により酸化膜１２を形成し、公
知の）ｔトレジスト処理及びエツチング処理を施して、
選択的に活性領域上の酸化膜１２を除去する。しかる後
酸化膜１２を選択的に残し几ままエピタキシャル成長を
施す。この結果、酸化膜１２の存在する部分上には多結
晶シリコン層１３が形成され、酸化膜をとり去った部分
上［ｉ単結晶シリコ／＃１４が形成でれる。
絶縁膜として熱酸化処理により酸化膜１２を形成し、公
知の）ｔトレジスト処理及びエツチング処理を施して、
選択的に活性領域上の酸化膜１２を除去する。しかる後
酸化膜１２を選択的に残し几ままエピタキシャル成長を
施す。この結果、酸化膜１２の存在する部分上には多結
晶シリコン層１３が形成され、酸化膜をとり去った部分
上［ｉ単結晶シリコ／＃１４が形成でれる。
次に第１図（ｂｌに示すように、酸化性雰囲気で熱処理
を施し、多結晶シリコンＭｌ ：ｌすべで絶縁膜として
の酸化膜に変換し、素子間分離層１５を形成する。この
場合、単結晶シリコン層１４上にも酸化膜が成長するが
、単結晶シリコン基１１上の酸化膜の成長速度は多結晶
シリコ７Ｎｉ１３上の酸化膜の成長速度にくらべて非常
に遅いため、多結晶シリコン層１３がすべて酸化膜に変
換し、素子間分離層１５が形成されても、単結晶シリコ
ン層１４はまだ充分な厚さを有している。しかる後車結
晶シリコン層１４上の酸化膜をエツチング処理を施して
除去する。この場合、素子間分離層１５は酸化膜１２上
の多結晶シリコン層１５を全部酸化膜に変換するもので
あるから、酸化物の横方向への広がりが非常に少ない。
を施し、多結晶シリコンＭｌ ：ｌすべで絶縁膜として
の酸化膜に変換し、素子間分離層１５を形成する。この
場合、単結晶シリコン層１４上にも酸化膜が成長するが
、単結晶シリコン基１１上の酸化膜の成長速度は多結晶
シリコ７Ｎｉ１３上の酸化膜の成長速度にくらべて非常
に遅いため、多結晶シリコン層１３がすべて酸化膜に変
換し、素子間分離層１５が形成されても、単結晶シリコ
ン層１４はまだ充分な厚さを有している。しかる後車結
晶シリコン層１４上の酸化膜をエツチング処理を施して
除去する。この場合、素子間分離層１５は酸化膜１２上
の多結晶シリコン層１５を全部酸化膜に変換するもので
あるから、酸化物の横方向への広がりが非常に少ない。
ゲート酸化膜１６を単結晶７リコ７層１４上に形成する
。しかるのちＣＶＤ処理、フォトレジスト処理及びエツ
チング処理を施してポリクリコアからなるゲート電極１
７ｔ−形成する。しかるのち前記ゲート電極１７ｅマス
クとしてイオン注入処理を行いソース・ドレイン領域と
なる拡散層１８を形成する。
。しかるのちＣＶＤ処理、フォトレジスト処理及びエツ
チング処理を施してポリクリコアからなるゲート電極１
７ｔ−形成する。しかるのち前記ゲート電極１７ｅマス
クとしてイオン注入処理を行いソース・ドレイン領域と
なる拡散層１８を形成する。
かくして、本実施例によると、素子間分離領域１５の横
方向への広がりのない、所定の面積の活性領域を有する
半導体集積回路が得られる。
方向への広がりのない、所定の面積の活性領域を有する
半導体集積回路が得られる。
以上、詳細説明したように、本発明の半導体集積回路の
製造方法は、あらかじめ半導体基板表面にうすい絶縁膜
を選択的に形成させておき、この絶縁膜上に成長した多
結晶シリコン層をすべて絶縁物に変換するものであるか
ら、絶縁物の横方向への広がりが非常に少ない、すなわ
ち活性領域の面積損失が少なく、かつ効果的に素子間分
離が可従って、本発明によルば、集積度を更に向上させ
た半導体集積回路が得られる。
製造方法は、あらかじめ半導体基板表面にうすい絶縁膜
を選択的に形成させておき、この絶縁膜上に成長した多
結晶シリコン層をすべて絶縁物に変換するものであるか
ら、絶縁物の横方向への広がりが非常に少ない、すなわ
ち活性領域の面積損失が少なく、かつ効果的に素子間分
離が可従って、本発明によルば、集積度を更に向上させ
た半導体集積回路が得られる。
第１図（ａｌ〜（Ｃ１は本発明の一実施例を説明するた
めの半導体集積回路の主要工程における断面図、第２図
は従来方法を用いて素子間分離した半導体集積回路の一
例の断面図である。 １１・・・・・・シリコン基板、１２・・・・・・酸化
膜、１３・・・・・・多結晶シリコ７８，１４・・・・
・・単結晶シリコン層、１５・・・・・・素子間分離層
、１６・・・・・−ゲート酸化膜、１７・・・・・・ゲ
ート電極、１８・・・・・・拡散層。
めの半導体集積回路の主要工程における断面図、第２図
は従来方法を用いて素子間分離した半導体集積回路の一
例の断面図である。 １１・・・・・・シリコン基板、１２・・・・・・酸化
膜、１３・・・・・・多結晶シリコ７８，１４・・・・
・・単結晶シリコン層、１５・・・・・・素子間分離層
、１６・・・・・−ゲート酸化膜、１７・・・・・・ゲ
ート電極、１８・・・・・・拡散層。
Claims (1)
- 半導体基板の活性領域以外の領域上に絶縁膜を残した
ままエピタキシャル成長を行い、前記絶縁膜上に成長し
た多結晶シリコンをすべて絶縁膜に変換する工程を含む
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860784A JPS6185839A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20860784A JPS6185839A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6185839A true JPS6185839A (ja) | 1986-05-01 |
Family
ID=16559008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20860784A Pending JPS6185839A (ja) | 1984-10-04 | 1984-10-04 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213991A (en) * | 1986-02-07 | 1993-05-25 | Nippon Telegraph And Telephone Corporation | Method of manufacturing semiconductor device |
-
1984
- 1984-10-04 JP JP20860784A patent/JPS6185839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5213991A (en) * | 1986-02-07 | 1993-05-25 | Nippon Telegraph And Telephone Corporation | Method of manufacturing semiconductor device |
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