JPH0628262B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0628262B2 JPH0628262B2 JP10550184A JP10550184A JPH0628262B2 JP H0628262 B2 JPH0628262 B2 JP H0628262B2 JP 10550184 A JP10550184 A JP 10550184A JP 10550184 A JP10550184 A JP 10550184A JP H0628262 B2 JPH0628262 B2 JP H0628262B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- polycrystalline silicon
- etching
- base layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 title description 16
- 238000005530 etching Methods 0.000 claims description 31
- 230000003647 oxidation Effects 0.000 claims description 30
- 238000007254 oxidation reaction Methods 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 20
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 43
- 229910004298 SiO 2 Inorganic materials 0.000 description 42
- 238000000605 extraction Methods 0.000 description 12
- 239000007864 aqueous solution Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法に関するものであって、
バイポーラＬＳＩを構成するバイポーラトランジスタを
製造するのに用いて最適なものである。
バイポーラＬＳＩを構成するバイポーラトランジスタを
製造するのに用いて最適なものである。
背景技術とその問題点 近年、ＬＳＩを構成するバイポーラトランジスタにおい
ては、ＬＳＩの高速化、低消費電力化及び高集積化を達
成するために、素子の微細化、接合のシャロー化、寄生
容量及び寄生抵抗の低減が進められている。これらのう
ち特に素子の微細化及び接合のシャロー化の要求をある
程度満たしたバイポーラトランジスタを製造する方法と
して、従来第１Ａ図〜第１Ｈ図に示すような改良型ＰＳ
Ａ(Advanced Poly Si-Self-Aligned)プロセスが知られ
ている。
ては、ＬＳＩの高速化、低消費電力化及び高集積化を達
成するために、素子の微細化、接合のシャロー化、寄生
容量及び寄生抵抗の低減が進められている。これらのう
ち特に素子の微細化及び接合のシャロー化の要求をある
程度満たしたバイポーラトランジスタを製造する方法と
して、従来第１Ａ図〜第１Ｈ図に示すような改良型ＰＳ
Ａ(Advanced Poly Si-Self-Aligned)プロセスが知られ
ている。
この改良型ＰＳＡプロセスによれば、第１Ａ図に示すよ
うに、まずｐ型シリコン基板１にｎ＋型の埋込層２を形
成いた後、ｐ型シリコン基板１上にｎ型のエピタキシャ
ル成長層３を形成し、次いでこのエピタキシャル成長層
３上に所定形状のSiO2膜４及びSi3N4 膜５を順次形成す
る。
うに、まずｐ型シリコン基板１にｎ＋型の埋込層２を形
成いた後、ｐ型シリコン基板１上にｎ型のエピタキシャ
ル成長層３を形成し、次いでこのエピタキシャル成長層
３上に所定形状のSiO2膜４及びSi3N4 膜５を順次形成す
る。
次に第１Ｂ図に示すように、全面に多結晶シリコン膜８
及びSi3N4 膜９を順次被着形成した後、このSi3N4 膜９
におけるSiO2膜４を及びSi3N4 膜５に対応する部分をエ
ッチング除去して開口９ａを形成する。
及びSi3N4 膜９を順次被着形成した後、このSi3N4 膜９
におけるSiO2膜４を及びSi3N4 膜５に対応する部分をエ
ッチング除去して開口９ａを形成する。
次に上記Si3N4 膜９を酸化マスクとして多結晶シリコン
膜８を熱酸化することにより、第１Ｃ図に示すように、
Si3N4 膜９の開口９ａに対応してSiO2膜１０を形成する
（ＬＯＣＯＳ法）。
膜８を熱酸化することにより、第１Ｃ図に示すように、
Si3N4 膜９の開口９ａに対応してSiO2膜１０を形成する
（ＬＯＣＯＳ法）。
次に上記SiO2膜１０及びSi3N4 膜９を順次エッチング除
去して第１Ｄ図に示す状態とした後、全面にｐ型不純
物、例えばホウ素Ｂ（またはＢＦ２）を所定条件でイオ
ン注入することにより、第１Ｅ図に示すように、多結晶
シリコン膜８の表面及びこの多結晶シリコン膜８とSiO2
膜４との間におけるエピタキシャル成長層３の表面３ａ
にＢのイオン注入層１０を形成する（Ｂをｏで示す）。
去して第１Ｄ図に示す状態とした後、全面にｐ型不純
物、例えばホウ素Ｂ（またはＢＦ２）を所定条件でイオ
ン注入することにより、第１Ｅ図に示すように、多結晶
シリコン膜８の表面及びこの多結晶シリコン膜８とSiO2
膜４との間におけるエピタキシャル成長層３の表面３ａ
にＢのイオン注入層１０を形成する（Ｂをｏで示す）。
次に第１Ｆ図に示すように、Si3N4 膜５を酸化マスクと
して用いて多結晶シリコン膜８の表面及びエピタキシャ
ル成長層３の表面３ａを熱酸化することにより、SiO2膜
４に連なるSiO2膜１１を形成する。この熱酸化の際、第
１Ｅ図に示す工程において形成されたイオン注入層１０
内のＢが電気的に活性化されると共に探さ方向に拡散さ
れ、この結果、多結晶シリコン膜８がｐ型化されると共
に、エピタキシャル成長層３中にｐ＋型のグラフト・ベ
ース領域１２が形成される。なおｐ型化された多結晶シ
リコン膜８がベース引出し電極１５を構成する。
して用いて多結晶シリコン膜８の表面及びエピタキシャ
ル成長層３の表面３ａを熱酸化することにより、SiO2膜
４に連なるSiO2膜１１を形成する。この熱酸化の際、第
１Ｅ図に示す工程において形成されたイオン注入層１０
内のＢが電気的に活性化されると共に探さ方向に拡散さ
れ、この結果、多結晶シリコン膜８がｐ型化されると共
に、エピタキシャル成長層３中にｐ＋型のグラフト・ベ
ース領域１２が形成される。なおｐ型化された多結晶シ
リコン膜８がベース引出し電極１５を構成する。
次に第１Ｇ図に示すように、Si3N4 膜５をエッチング除
去した後、薄いSiO2膜４を介してエピタキシャル成長層
３中にｐ型不純物、例えばＢ（またはＢＦ２）をイオン
注入し、次いで所定の熱処理を行うことによりグラフト
・ベース領域１２に連なるｐ型のベース領域１６を形成
する。なおこのベース領域１６と埋込層２との間に存在
するエピタキシャル成長層３によってコレクタ領域１７
が構成される。
去した後、薄いSiO2膜４を介してエピタキシャル成長層
３中にｐ型不純物、例えばＢ（またはＢＦ２）をイオン
注入し、次いで所定の熱処理を行うことによりグラフト
・ベース領域１２に連なるｐ型のベース領域１６を形成
する。なおこのベース領域１６と埋込層２との間に存在
するエピタキシャル成長層３によってコレクタ領域１７
が構成される。
次に第１Ｈ図に示すように、再びSiO2膜４を介してエピ
タキシャル成長層３中にｎ型不純物、例えばAsを所定条
件でイオン注入し、次いで所定の熱処理を行うことによ
り、ベース領域１６内にｎ＋型のエミッタ領域１８を形
成する。この後、SiO2膜４をエッチング除去し、次いで
エミッタ領域１８、ベース引出し電極１５及びコレクタ
領域１７のための電極（図示せず）を形成して、ｎｐｎ
型のバイポーラトランジスタを完成させる。
タキシャル成長層３中にｎ型不純物、例えばAsを所定条
件でイオン注入し、次いで所定の熱処理を行うことによ
り、ベース領域１６内にｎ＋型のエミッタ領域１８を形
成する。この後、SiO2膜４をエッチング除去し、次いで
エミッタ領域１８、ベース引出し電極１５及びコレクタ
領域１７のための電極（図示せず）を形成して、ｎｐｎ
型のバイポーラトランジスタを完成させる。
上述の改良型ＰＳＡプロセスは次のような欠点を有して
いる。即ち、ベース引出し電極１５とエミッタ領域１８
とがセルフアラインになっていないため、第１Ｂ図に関
連して述べたSi3N4 膜９のエッチング領域を決定するた
めのフォトレジストプロセスにおけるマスク合わせ余裕
によってベース引出し電極１５の面積が広くなってしま
う。
いる。即ち、ベース引出し電極１５とエミッタ領域１８
とがセルフアラインになっていないため、第１Ｂ図に関
連して述べたSi3N4 膜９のエッチング領域を決定するた
めのフォトレジストプロセスにおけるマスク合わせ余裕
によってベース引出し電極１５の面積が広くなってしま
う。
発明の目的 本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
発明の概要 本発明の係る半導体装置の製造方法は、少なくとも耐酸
化膜を含んでいる第１の膜を半導体基層上に選択的に形
成する工程と、上記第１の膜及び上記半導体基層を被覆
する第２の膜を形成する工程と、上記第２の膜の上記半
導体基層の表面と平行な面に主として、所定の不純物を
導入する工程と、上記第２の膜の上記所定の不純物が導
入されていない部分を主として、エッチングするエッチ
ング手段を用いて上記第２の膜をエッチングすることに
より、上記第２の膜のうちの上記第１の膜の側壁部に位
置する部分を選択的に除去して上記半導体基層の一部を
露出させる工程と、上記第１の上記耐酸化膜を酸化マス
クとして上記半導体基層を熱酸化することにより、少な
くとも上記半導体基層の上記露出面に酸化膜を形成する
工程と、少なくとも上記耐酸化膜を除去してから、上記
半導体層の上記耐酸化膜に対応する部分に少くとも、素
子形成のための不純物を少なくとも上記酸化膜をマスク
として導入して所定の不純物層を形成する工程とをそれ
ぞれ具備している。このようにすることによって、半導
体基層の露出面に酸化膜を形成した後の第２の膜に対し
て不純物層をセルフアラインで形成することができる。
また第２の膜のうちの第１の膜の側壁部に位置する部分
の膜厚を十分に小さくすることにより、酸化後の第２の
膜の面積を十分に小さくすることができるので、素子の
微細化が可能である。
化膜を含んでいる第１の膜を半導体基層上に選択的に形
成する工程と、上記第１の膜及び上記半導体基層を被覆
する第２の膜を形成する工程と、上記第２の膜の上記半
導体基層の表面と平行な面に主として、所定の不純物を
導入する工程と、上記第２の膜の上記所定の不純物が導
入されていない部分を主として、エッチングするエッチ
ング手段を用いて上記第２の膜をエッチングすることに
より、上記第２の膜のうちの上記第１の膜の側壁部に位
置する部分を選択的に除去して上記半導体基層の一部を
露出させる工程と、上記第１の上記耐酸化膜を酸化マス
クとして上記半導体基層を熱酸化することにより、少な
くとも上記半導体基層の上記露出面に酸化膜を形成する
工程と、少なくとも上記耐酸化膜を除去してから、上記
半導体層の上記耐酸化膜に対応する部分に少くとも、素
子形成のための不純物を少なくとも上記酸化膜をマスク
として導入して所定の不純物層を形成する工程とをそれ
ぞれ具備している。このようにすることによって、半導
体基層の露出面に酸化膜を形成した後の第２の膜に対し
て不純物層をセルフアラインで形成することができる。
また第２の膜のうちの第１の膜の側壁部に位置する部分
の膜厚を十分に小さくすることにより、酸化後の第２の
膜の面積を十分に小さくすることができるので、素子の
微細化が可能である。
実施例 以下本発明に係る半導体装置の製造方法をＬＳＩを構成
するｎｐｎ型のバイポーラトランジスタの製造に適用し
た一実施例につき図面を参照しながら説明する。なお第
２Ａ図〜第２Ｈ図においては、第１Ａ図〜第１Ｈ図と同
一部分には同一の符号を付し、必要に応じて説明を省略
する。
するｎｐｎ型のバイポーラトランジスタの製造に適用し
た一実施例につき図面を参照しながら説明する。なお第
２Ａ図〜第２Ｈ図においては、第１Ａ図〜第１Ｈ図と同
一部分には同一の符号を付し、必要に応じて説明を省略
する。
第２Ａ図に示すように、まずｐ型シリコン基板１を用い
て第１Ａ図と同様にｎ＋型の埋込層２とｎ型のエピタキ
シャル成長層３とをそれぞれ形成する。次にこのエピタ
キシャル成長層３上に熱酸化法による例えば膜厚１５０
Åの薄いSiO2膜、ＣＶＤ法によるSi3N4 膜及び例えば膜
厚２５００Åの厚いSiO2膜を順次形成した後、これらの
膜の所定部分をエッチング除去して所定形状のSiO2膜
４、Si3N4 膜５及びSiO2膜２０を形成する。なおこれら
のSiO2膜４、SiO3N4膜５及びSiO2膜２０から成る三層構
造の膜が前述の第１の膜２１を構成している。
て第１Ａ図と同様にｎ＋型の埋込層２とｎ型のエピタキ
シャル成長層３とをそれぞれ形成する。次にこのエピタ
キシャル成長層３上に熱酸化法による例えば膜厚１５０
Åの薄いSiO2膜、ＣＶＤ法によるSi3N4 膜及び例えば膜
厚２５００Åの厚いSiO2膜を順次形成した後、これらの
膜の所定部分をエッチング除去して所定形状のSiO2膜
４、Si3N4 膜５及びSiO2膜２０を形成する。なおこれら
のSiO2膜４、SiO3N4膜５及びSiO2膜２０から成る三層構
造の膜が前述の第１の膜２１を構成している。
次に第２Ｂ図に示すように、ＣＶＤ法により多結晶シリ
コン膜８を全面に被着形成した後、、熱酸化法によりこ
の多結晶シリコン膜８の表面にSiO2膜２２を形成する。
コン膜８を全面に被着形成した後、、熱酸化法によりこ
の多結晶シリコン膜８の表面にSiO2膜２２を形成する。
次に第２Ｃ図に示すように、全面にｐ型不純物、例えば
ホウ素Ｂ（またはＢＦ２）を所定条件でイオン注入する
ことにより、多結晶シリコン膜８中の濃度が例えば２×
１０20cm-3程度になるようにＢをドープする（多結晶シ
リコン膜８中のＢをｏで示す）。この状態における矢印
Ａ方向のＢの濃度分布をSiO2膜２２の表面を原点として
第３図に示す。なお第１の膜２１の側壁部に位置する多
結晶シリコン膜８ａは、SiO2膜２２により保護される結
果、Ｂがドープされない。
ホウ素Ｂ（またはＢＦ２）を所定条件でイオン注入する
ことにより、多結晶シリコン膜８中の濃度が例えば２×
１０20cm-3程度になるようにＢをドープする（多結晶シ
リコン膜８中のＢをｏで示す）。この状態における矢印
Ａ方向のＢの濃度分布をSiO2膜２２の表面を原点として
第３図に示す。なお第１の膜２１の側壁部に位置する多
結晶シリコン膜８ａは、SiO2膜２２により保護される結
果、Ｂがドープされない。
次にSiO2膜２２をエッチング除去した後、ＫＯＨ水溶液
により多結晶シリコン膜８をエッチングする。このエッ
チングにより、Ｂがドープされていない多結晶シリコン
膜８ａが選択的にエッチング除去されて第２Ｄ図に示す
状態となる。これは、Ｂが既述のように高濃度にドープ
された多結晶シリコンのＫＯＨ水溶液に対するエッチン
グ速度はＢがドープされていない多結晶シリコンのそれ
に比べて極めて小さく、Ｂがドープされた多結晶シリコ
ンに対するＢがドープされていない多結晶シリコンのエ
ッチングの選択比が例えば３０以上となるためである。
により多結晶シリコン膜８をエッチングする。このエッ
チングにより、Ｂがドープされていない多結晶シリコン
膜８ａが選択的にエッチング除去されて第２Ｄ図に示す
状態となる。これは、Ｂが既述のように高濃度にドープ
された多結晶シリコンのＫＯＨ水溶液に対するエッチン
グ速度はＢがドープされていない多結晶シリコンのそれ
に比べて極めて小さく、Ｂがドープされた多結晶シリコ
ンに対するＢがドープされていない多結晶シリコンのエ
ッチングの選択比が例えば３０以上となるためである。
次に第２Ｅ図に示すように、Si3N4 膜５を酸化マスクと
して用いて熱酸化を行うことにより、上述のＫＯＨ水溶
液による多結晶シリコン膜８のエッチングにより露出さ
れたエピタキシャル成長層３の表面３ａ及びＢがドープ
された多結晶シリコン膜８ｃの表面（第２Ｄ図参照）に
SiO2膜４に連なるSiO2膜１１を形成する（ＬＯＣＯＳ
法）。なおこの熱酸化の際には、多結晶シリコン膜８ｄ
の表面にもSiO2膜２０に連なるSiO2膜２３が形成される
と共に、多結晶シリコン膜８ｃの中のＢが深さ方向に拡
散されて膜がｐ型化される。なおこのようにして形成さ
れたｐ型の多結晶シリコン膜８ｃがベース引出し電極１
５を構成する。
して用いて熱酸化を行うことにより、上述のＫＯＨ水溶
液による多結晶シリコン膜８のエッチングにより露出さ
れたエピタキシャル成長層３の表面３ａ及びＢがドープ
された多結晶シリコン膜８ｃの表面（第２Ｄ図参照）に
SiO2膜４に連なるSiO2膜１１を形成する（ＬＯＣＯＳ
法）。なおこの熱酸化の際には、多結晶シリコン膜８ｄ
の表面にもSiO2膜２０に連なるSiO2膜２３が形成される
と共に、多結晶シリコン膜８ｃの中のＢが深さ方向に拡
散されて膜がｐ型化される。なおこのようにして形成さ
れたｐ型の多結晶シリコン膜８ｃがベース引出し電極１
５を構成する。
次にホットリン酸によりSi3N4 膜５をエッチング除去す
ることにより、このSi3N4 膜５上に形成さているSiO2膜
２０，２３及び多結晶シリコン膜８ｄをリフト・オフし
て第２Ｆ図に示す状態とする。
ることにより、このSi3N4 膜５上に形成さているSiO2膜
２０，２３及び多結晶シリコン膜８ｄをリフト・オフし
て第２Ｆ図に示す状態とする。
次に薄いSiO2膜４を介してｐ形不純物、例えばＢ（また
はＢＦ２）をエピタキシャル成長層３中にSiO2膜１１を
マスクとしてイオン注入した後、所定の熱処理を行うこ
とにより、イオン注入されたＢを電気的に活性化させる
と共に深さ方向に拡散させて第２Ｇ図に示すようにｐ型
のベース領域１６を形成する。この際、同時に多結晶シ
リコン膜８ｃ中のＢがエピタキシャル成長層３中に拡散
され、この結果、ベース領域１６に連なるｐ＋型のグラ
フト・ベース領域１２が形成される。次に再びSiO2膜４
を介してエピタキシャル成長層３にｎ型不純物、例えば
AsをSiO2膜１１をマスクとしてイオン注入し、次いで所
定の熱処理を行うことにより、第２Ｇ図に示すようにｎ
＋型のエミッタ領域１８を形成する。なおベース領域１
６と埋込層２との間に存在するエピタキシャル成長層３
によってコレクタ領域１７が構成されるのは従来と同様
である。
はＢＦ２）をエピタキシャル成長層３中にSiO2膜１１を
マスクとしてイオン注入した後、所定の熱処理を行うこ
とにより、イオン注入されたＢを電気的に活性化させる
と共に深さ方向に拡散させて第２Ｇ図に示すようにｐ型
のベース領域１６を形成する。この際、同時に多結晶シ
リコン膜８ｃ中のＢがエピタキシャル成長層３中に拡散
され、この結果、ベース領域１６に連なるｐ＋型のグラ
フト・ベース領域１２が形成される。次に再びSiO2膜４
を介してエピタキシャル成長層３にｎ型不純物、例えば
AsをSiO2膜１１をマスクとしてイオン注入し、次いで所
定の熱処理を行うことにより、第２Ｇ図に示すようにｎ
＋型のエミッタ領域１８を形成する。なおベース領域１
６と埋込層２との間に存在するエピタキシャル成長層３
によってコレクタ領域１７が構成されるのは従来と同様
である。
次に第２Ｈ図に示すように、SiO2膜４をエッチング除去
した後、エミッタ領域１８に多結晶シリコン膜２４及び
Al膜２５から成る二層構造のエミッタ電極２６と、ベー
ス引出し電極１５及びコレクタ領域１７のための電極
（図示せず）を形成して、ｎｐｎ型のバイポーラトラン
ジスタを完成させる。
した後、エミッタ領域１８に多結晶シリコン膜２４及び
Al膜２５から成る二層構造のエミッタ電極２６と、ベー
ス引出し電極１５及びコレクタ領域１７のための電極
（図示せず）を形成して、ｎｐｎ型のバイポーラトラン
ジスタを完成させる。
上述の実施例によれば、第２Ｄ図に示すように、第１の
膜２１の側壁部に位置しかつＢがドープされていない多
結晶シリコン膜８ａ（第２Ｃ図参照）をＫＯＨ水溶液に
より選択的にエッチング除去してエピタキシャル成長層
３の表面３ａを露出させているので、多結晶シリコン膜
８ｃと第１の膜２１との間隔ｗ（第２Ｄ図参照）をこの
第１の膜２１の両側で実質的に等しくすることができ
る。このため、第２Ｅ図に示す工程において Si3N4膜５
を酸化マスクとして行う熱酸化により形成されるSiO2膜
１１の形状及び第１の膜２１の近傍のベース引出し電極
１５の形状を第１の膜２１に関して実質的に対称とする
ことができる。従って、第２Ｇ図に示す工程においてSi
O2膜４を介してAsをエピタキシャル成長層３にSiO2膜１
１をマスクとしてイオン注入することにより、エミッタ
領域１８をベース引出し電極１５に対してセルフアライ
ンで形成することができる。
膜２１の側壁部に位置しかつＢがドープされていない多
結晶シリコン膜８ａ（第２Ｃ図参照）をＫＯＨ水溶液に
より選択的にエッチング除去してエピタキシャル成長層
３の表面３ａを露出させているので、多結晶シリコン膜
８ｃと第１の膜２１との間隔ｗ（第２Ｄ図参照）をこの
第１の膜２１の両側で実質的に等しくすることができ
る。このため、第２Ｅ図に示す工程において Si3N4膜５
を酸化マスクとして行う熱酸化により形成されるSiO2膜
１１の形状及び第１の膜２１の近傍のベース引出し電極
１５の形状を第１の膜２１に関して実質的に対称とする
ことができる。従って、第２Ｇ図に示す工程においてSi
O2膜４を介してAsをエピタキシャル成長層３にSiO2膜１
１をマスクとしてイオン注入することにより、エミッタ
領域１８をベース引出し電極１５に対してセルフアライ
ンで形成することができる。
さらに上記間隔ｗは、第１の膜２１の側壁に形成されて
いる上記多結晶シリコン膜８ａの膜厚t1とSiO2膜２２の
膜厚t2（第２Ｂ図参照）との和t1＋t2で決められるた
め、これらの膜厚t1，t2を十分に小さくすることにより
上記間隔ｗを十分に小さくすることができ、このためこ
れに応じてエミッタ領域１８とベース引出し電極１５と
の間隔を十分に小さくすることができる。従って、ベー
ス引出し電極１５の面積（従ってグラフト・ベース領域
１２の面積も）十分に小さくすることができるので、素
子の微細化が可能である。
いる上記多結晶シリコン膜８ａの膜厚t1とSiO2膜２２の
膜厚t2（第２Ｂ図参照）との和t1＋t2で決められるた
め、これらの膜厚t1，t2を十分に小さくすることにより
上記間隔ｗを十分に小さくすることができ、このためこ
れに応じてエミッタ領域１８とベース引出し電極１５と
の間隔を十分に小さくすることができる。従って、ベー
ス引出し電極１５の面積（従ってグラフト・ベース領域
１２の面積も）十分に小さくすることができるので、素
子の微細化が可能である。
本発明は上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、第２Ｂ図に示す工程にお
いて形成する多結晶シリコン膜８の膜厚が比較的大きい
場合につき説明したが、この多結晶シリコン膜８の膜厚
は必要に応じて種々に選ぶことができる。なお多結晶シ
リコン膜８の膜厚が小さい場合には、例えば第４図に示
すように、第１の膜２１の側壁部に位置する多結晶シリ
コン膜８ａの側壁にSiO2膜２７を形成した後に第２Ｃ図
に関連して述べたと同様なＢのイオン注入を行えばよ
い。このようにすることによって、エミッタ領域１８と
ベース引出し電極１５との間隔が必要以上に小さくなる
のを防止することができる。
明の技術的思想に基づく種々の変形が可能である。例え
ば、上述の実施例においては、第２Ｂ図に示す工程にお
いて形成する多結晶シリコン膜８の膜厚が比較的大きい
場合につき説明したが、この多結晶シリコン膜８の膜厚
は必要に応じて種々に選ぶことができる。なお多結晶シ
リコン膜８の膜厚が小さい場合には、例えば第４図に示
すように、第１の膜２１の側壁部に位置する多結晶シリ
コン膜８ａの側壁にSiO2膜２７を形成した後に第２Ｃ図
に関連して述べたと同様なＢのイオン注入を行えばよ
い。このようにすることによって、エミッタ領域１８と
ベース引出し電極１５との間隔が必要以上に小さくなる
のを防止することができる。
また上述の実施例においては、第２Ｃ図に示す工程にお
いて行うＢのイオン注入の条件を選択して多結晶シリコ
ン膜８の膜厚の全体に亘ってＢがドープされるようにし
たが（第３図参照）、例えばイオン注入時のエネルギー
を十分に低くすることにより、第５図に示すように多結
晶シリコン膜８の膜厚の途中までＢがドープされるよう
にしてもよい（矢印Ｂ方向のＢの濃度分布をSiO2膜２２
を表面を原点として第６図に示す）。この場合、既述の
ＫＯＨ水溶液によるエッチング後においては、多結晶シ
リコン膜８は第７図に示すような形状となる。
いて行うＢのイオン注入の条件を選択して多結晶シリコ
ン膜８の膜厚の全体に亘ってＢがドープされるようにし
たが（第３図参照）、例えばイオン注入時のエネルギー
を十分に低くすることにより、第５図に示すように多結
晶シリコン膜８の膜厚の途中までＢがドープされるよう
にしてもよい（矢印Ｂ方向のＢの濃度分布をSiO2膜２２
を表面を原点として第６図に示す）。この場合、既述の
ＫＯＨ水溶液によるエッチング後においては、多結晶シ
リコン膜８は第７図に示すような形状となる。
さらに上述の実施例においては、第２Ａ図に示すよう
に、エピタキシャル成長層３上にまずSiO2膜４を形成
し、このSiO2膜４上に耐酸化膜としての Si3N4膜５を形
成しているが、SiO2膜４を形成せず、エピタキシャル成
長層３上に直接 Si3N4膜５を形成するようにしてもよ
い。また第２Ｄ図に示す工程において多結晶シリコン膜
８をエッチングすることによってエピタキシャル成長層
３の表面３ａを露出させることができれば、第２Ｅ図に
示す工程においてSiO2膜１１を形成することができるの
で、 Si3N4膜５上に形成したSiO2膜２０の膜厚は必要に
応じて増減可能である。さらにSiO2膜２０は必ずしも必
要ではなく、必要に応じて省略可能である。
に、エピタキシャル成長層３上にまずSiO2膜４を形成
し、このSiO2膜４上に耐酸化膜としての Si3N4膜５を形
成しているが、SiO2膜４を形成せず、エピタキシャル成
長層３上に直接 Si3N4膜５を形成するようにしてもよ
い。また第２Ｄ図に示す工程において多結晶シリコン膜
８をエッチングすることによってエピタキシャル成長層
３の表面３ａを露出させることができれば、第２Ｅ図に
示す工程においてSiO2膜１１を形成することができるの
で、 Si3N4膜５上に形成したSiO2膜２０の膜厚は必要に
応じて増減可能である。さらにSiO2膜２０は必ずしも必
要ではなく、必要に応じて省略可能である。
また第２Ｃ図に示す工程において行うＢのイオン注入の
条件は、第１の膜２１の側壁部に位置する多結晶シリコ
ン膜８ａにＢが実質的にドープされなければ必要に応じ
て種々に選ぶことが可能であるが、ＫＯＨ水溶液による
エッチング時の選択比を十分に高めて上記多結晶シリコ
膜８ａを選択的にエッチング除去するためには、多結晶
シリコン膜８中のＢの濃度が１０20cm-3以上であるのが
好ましい。なお第２Ｂ図に示す工程において形成したSi
O2膜２２は、必要に応じて省略可能である。
条件は、第１の膜２１の側壁部に位置する多結晶シリコ
ン膜８ａにＢが実質的にドープされなければ必要に応じ
て種々に選ぶことが可能であるが、ＫＯＨ水溶液による
エッチング時の選択比を十分に高めて上記多結晶シリコ
膜８ａを選択的にエッチング除去するためには、多結晶
シリコン膜８中のＢの濃度が１０20cm-3以上であるのが
好ましい。なお第２Ｂ図に示す工程において形成したSi
O2膜２２は、必要に応じて省略可能である。
さらに上述の実施例においては、第２Ｄ図に示す状態に
おいた熱酸化を行っているが、例えばSiO2膜２０をエッ
チング除去して多結晶シリコン膜８ｄをリフト・オフし
た後に熱酸化を行ってもよい。またベース領域１６を形
成するためのＢのイオン注入は、例えば第２Ａ図に示す
Si3N4膜５を形成する前に所定形状のフォトレジストを
マスクとして行うこともできる。
おいた熱酸化を行っているが、例えばSiO2膜２０をエッ
チング除去して多結晶シリコン膜８ｄをリフト・オフし
た後に熱酸化を行ってもよい。またベース領域１６を形
成するためのＢのイオン注入は、例えば第２Ａ図に示す
Si3N4膜５を形成する前に所定形状のフォトレジストを
マスクとして行うこともできる。
なお上述の実施例においては、第２の膜として多結晶シ
リコン膜８を用いたが、例えば単結晶または非晶質のシ
リコン膜等の半導体膜や例えばMoSi２等の半導体と金属
との化合物膜を用いてもよい。
リコン膜８を用いたが、例えば単結晶または非晶質のシ
リコン膜等の半導体膜や例えばMoSi２等の半導体と金属
との化合物膜を用いてもよい。
発明の効果 本発明に係る半導体装置の製造方法によれば、特に、第
２の膜の半導体基層の表面と平行な面に主として、所定
の不純物を導入する工程と、上記第２の膜の上記所定の
不純物が導入されていない部分を主として、エッチング
するエッチング手段を用いて上記第２の膜をエッチング
することにより、上記第２の膜をうちの第１の膜の側壁
部に位置する部分を選択的に除去して上記半導体基層の
一部を露出させる工程とを具備しているので、エッチン
グ後における上記半導体基層上の上記第２の膜と上記第
１の膜との間隔をこの第１の膜の両側で実質的に等しく
することができる。このため、上記耐酸化膜を酸化マス
クとして行う熱酸化により上記半導体基層の上記露出面
に形成される酸化膜の形状及び第１の膜の近傍の上記第
２の膜の形状を第１の膜に関して実質的に対称とするこ
とができる。従って、上記半導体基層の上記耐酸化膜に
対応する部分に素子形成のための不純物を少くとも上記
耐酸化膜をマスクとして導入することによって、上記半
導体基層の上記露出面に上記酸化膜を形成した後の第２
の膜に対して不純物層をセルフアラインで形成すること
ができる。また上記間隔は第２の膜のうちの第１の膜の
側壁部に位置する部分の膜厚により決められるため、こ
の膜厚を十分に小さくすることにより上記間隔を十分に
小さくすることができ、このためこれに応じて上記不純
物層と上記エッチング後の第２の膜との間隔を十分に小
さくすることができる。従って、上記酸化後の上記第２
の膜の面積を十分に小さくすることができるので、素子
の微細化が可能である。
２の膜の半導体基層の表面と平行な面に主として、所定
の不純物を導入する工程と、上記第２の膜の上記所定の
不純物が導入されていない部分を主として、エッチング
するエッチング手段を用いて上記第２の膜をエッチング
することにより、上記第２の膜をうちの第１の膜の側壁
部に位置する部分を選択的に除去して上記半導体基層の
一部を露出させる工程とを具備しているので、エッチン
グ後における上記半導体基層上の上記第２の膜と上記第
１の膜との間隔をこの第１の膜の両側で実質的に等しく
することができる。このため、上記耐酸化膜を酸化マス
クとして行う熱酸化により上記半導体基層の上記露出面
に形成される酸化膜の形状及び第１の膜の近傍の上記第
２の膜の形状を第１の膜に関して実質的に対称とするこ
とができる。従って、上記半導体基層の上記耐酸化膜に
対応する部分に素子形成のための不純物を少くとも上記
耐酸化膜をマスクとして導入することによって、上記半
導体基層の上記露出面に上記酸化膜を形成した後の第２
の膜に対して不純物層をセルフアラインで形成すること
ができる。また上記間隔は第２の膜のうちの第１の膜の
側壁部に位置する部分の膜厚により決められるため、こ
の膜厚を十分に小さくすることにより上記間隔を十分に
小さくすることができ、このためこれに応じて上記不純
物層と上記エッチング後の第２の膜との間隔を十分に小
さくすることができる。従って、上記酸化後の上記第２
の膜の面積を十分に小さくすることができるので、素子
の微細化が可能である。
第１Ａ図〜第１Ｈ図は従来の改良型ＰＳＡプロセスを工
程順に示す断面図、第２Ａ図〜第２Ｈ図は本発明に係る
半導体装置の製造方法をＬＳＩを構成するｎｐｎ型のバ
イポーラトランジスタの製造に適用した一実施例を工程
順に示す断面図、第３図は第２Ｃ図の矢印Ａ方向のＢの
濃度分布を示す模式図、第４図及び第５図はそれぞれ本
発明の変形例を示す第２Ｃ図と同様な断面図、第６図は
第５図の矢印Ｂ方向のＢの濃度分布を示す第３図と同様
な模式図、第７図は第５図に示す状態においてＫＯＨ水
溶液により多結晶シリコン膜のエッチングを行った後の
形状を示す第２Ｄ図と同様な断面図である。 なお図面に用いた符号において、 2 ……埋込層 3 ……エピタキシャル成長層（半導体基層） 4,11,20,22,23,27……SiO2膜 5 ……Si3N４膜（耐酸化膜） 8 ……多結晶シリコン膜（第２の膜） 12……グラフト・ベース領域 15……ベース引出し電極 16……ベース領域 17……コレクタ領域 18……エミッタ領域 21……第１の膜 である。
程順に示す断面図、第２Ａ図〜第２Ｈ図は本発明に係る
半導体装置の製造方法をＬＳＩを構成するｎｐｎ型のバ
イポーラトランジスタの製造に適用した一実施例を工程
順に示す断面図、第３図は第２Ｃ図の矢印Ａ方向のＢの
濃度分布を示す模式図、第４図及び第５図はそれぞれ本
発明の変形例を示す第２Ｃ図と同様な断面図、第６図は
第５図の矢印Ｂ方向のＢの濃度分布を示す第３図と同様
な模式図、第７図は第５図に示す状態においてＫＯＨ水
溶液により多結晶シリコン膜のエッチングを行った後の
形状を示す第２Ｄ図と同様な断面図である。 なお図面に用いた符号において、 2 ……埋込層 3 ……エピタキシャル成長層（半導体基層） 4,11,20,22,23,27……SiO2膜 5 ……Si3N４膜（耐酸化膜） 8 ……多結晶シリコン膜（第２の膜） 12……グラフト・ベース領域 15……ベース引出し電極 16……ベース領域 17……コレクタ領域 18……エミッタ領域 21……第１の膜 である。
Claims (1)
- 【請求項１】少なくとも耐酸化膜を含んでいる第１の膜
を半導体基層上に選択的に形成する工程と、 上記第１の膜及び上記半導体基層を被覆する第２の膜を
形成する工程と、 上記第２の膜の上記半導体基層の表面と平行な面に主と
して、所定の不純物を導入する工程と、 上記第２の膜の上記所定の不純物が導入されていない部
分を主として、エッチングするエッチング手段を用いて
上記第２の膜をエッチングすることにより、上記第２の
膜のうちの上記第１の膜の側壁部に位置する部分を選択
的に除去して上記半導体基層の一部を露出させる工程
と、 上記第１の膜の上記耐酸化膜を酸化マスクとして上記半
導体基層を熱酸化することにより、少なくとも上記半導
体基層の上記露出面に酸化膜を形成する工程と、 少なくとも上記耐酸化膜を除去してから、上記半導体基
層の上記耐酸化膜に対応する部分に少くとも、素子形成
のための不純物を少なくとも上記酸化膜をマスクとして
導入して所定の不純物層を形成する工程とをそれぞれ具
備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550184A JPH0628262B2 (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550184A JPH0628262B2 (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60249364A JPS60249364A (ja) | 1985-12-10 |
| JPH0628262B2 true JPH0628262B2 (ja) | 1994-04-13 |
Family
ID=14409346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10550184A Expired - Fee Related JPH0628262B2 (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628262B2 (ja) |
-
1984
- 1984-05-24 JP JP10550184A patent/JPH0628262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60249364A (ja) | 1985-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4830972A (en) | Method of manufacturing bipolar transistor | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| JPH06101473B2 (ja) | 半導体装置 | |
| US4333774A (en) | Method for producing walled emitter type bipolar transistors | |
| JPH025432A (ja) | 半導体装置の製造方法 | |
| JPH0241170B2 (ja) | ||
| US4755863A (en) | Semiconductor device having a semiconductor substrate with a high impurity concentration | |
| JP2565162B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| US4546537A (en) | Method for producing a semiconductor device utilizing V-groove etching and thermal oxidation | |
| US4675983A (en) | Method of making a semiconductor including forming graft/extrinsic and intrinsic base regions | |
| JPH0628262B2 (ja) | 半導体装置の製造方法 | |
| JPH0136710B2 (ja) | ||
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JP2718101B2 (ja) | 半導体装置の製造方法 | |
| JP2546651B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JP2586019B2 (ja) | 半導体装置の製造方法 | |
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPH06275633A (ja) | バイポーラ型半導体装置およびその製造方法 | |
| JPH0766214A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH05226353A (ja) | 半導体装置の製造方法 | |
| JPH0239093B2 (ja) | ||
| JPH0669044B2 (ja) | 半導体装置の製造方法 | |
| JPS6258667B2 (ja) | ||
| JPH038582B2 (ja) | ||
| JPS6154256B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |