JPH0343779B2 - - Google Patents
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- JPH0343779B2 JPH0343779B2 JP58081272A JP8127283A JPH0343779B2 JP H0343779 B2 JPH0343779 B2 JP H0343779B2 JP 58081272 A JP58081272 A JP 58081272A JP 8127283 A JP8127283 A JP 8127283A JP H0343779 B2 JPH0343779 B2 JP H0343779B2
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- Japan
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- region
- impurity concentration
- cvd film
- substrate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はトランジスタの製造方法、特にローノ
イズトランジスタの製造方法に関する。
イズトランジスタの製造方法に関する。
(ロ) 従来技術
従来のローノイズトランジスタの製造方法を第
１図Ａおよび第１図Ｂに示す。第１図Ａに於い
て、Ｎ型のシリコン半導体基板１の一主面に選択
拡散によりＰ型のベース領域２が形成される。第
１図Ｂに於いては、半導体基板１のベース領域２
の一部分を選択エツチングにより露出した後、リ
ンを含むシリコン酸化膜より成るCVD膜３を付
着してCVD膜３中にドープされたリンをベース
領域２表面に拡散して低不純物濃度のＮ型エミツ
タ領域４を形成する。
１図Ａおよび第１図Ｂに示す。第１図Ａに於い
て、Ｎ型のシリコン半導体基板１の一主面に選択
拡散によりＰ型のベース領域２が形成される。第
１図Ｂに於いては、半導体基板１のベース領域２
の一部分を選択エツチングにより露出した後、リ
ンを含むシリコン酸化膜より成るCVD膜３を付
着してCVD膜３中にドープされたリンをベース
領域２表面に拡散して低不純物濃度のＮ型エミツ
タ領域４を形成する。
斯るローノイズトランジスタはエミツタ領域４
のリンの不純物濃度を下げることにより良好なノ
イズ特性が得られる。しかしリンの不純物濃度が
低いと、その後の熱処理が原因として誘起された
シリコン基板の微小欠陥や重金属等の不純物を十
分にゲツタリングできず、かえつて耐圧不良が発
生したり、低電流hFEが縮だり、あるいはノイズ
特性も悪化する場合がある。
のリンの不純物濃度を下げることにより良好なノ
イズ特性が得られる。しかしリンの不純物濃度が
低いと、その後の熱処理が原因として誘起された
シリコン基板の微小欠陥や重金属等の不純物を十
分にゲツタリングできず、かえつて耐圧不良が発
生したり、低電流hFEが縮だり、あるいはノイズ
特性も悪化する場合がある。
(ハ) 発明の目的
本発明は斯点に鑑みてなされ、従来の欠点を大
巾に改善したトランジスタの製造方法を実現する
ことを目的とする。特に本発明では半導体基板の
スクライブラインと裏面に高不純物濃度のリンを
拡散して、ゲツタリング効果を持たせトランジス
タの諸特性を改善したものである。
巾に改善したトランジスタの製造方法を実現する
ことを目的とする。特に本発明では半導体基板の
スクライブラインと裏面に高不純物濃度のリンを
拡散して、ゲツタリング効果を持たせトランジス
タの諸特性を改善したものである。
(ニ) 発明の構成
本発明は以下の各工程より構成されている。
(1) コレクタ領域となる半導体基板表面にベース
領域を形成する工程。
領域を形成する工程。
(2) ベース領域表面にリンドープしたCVD膜を
用いて低濃度のエミツタ領域を形成する工程。
用いて低濃度のエミツタ領域を形成する工程。
(3) 半導体基板の裏面とスクライブライン上に高
不純物濃度のリンの拡散層を形成する工程。
不純物濃度のリンの拡散層を形成する工程。
(ホ) 実施例
本発明によるトランジスタの製造方法の第１の
実施例を第２図Ａ乃至第２図Ｃに示す。
実施例を第２図Ａ乃至第２図Ｃに示す。
本実施例の第１の工程は第２図Ａに示す如く、
コレクタ領域となるＮ型のシリコン半導体基板１
１表面にＰ型のベース領域１２を形成することに
ある。本工程では基板１１表面のシリコン酸化膜
１３を選択エツチングして拡散孔を形成し、ボロ
ンを選択的に拡散してベース領域１２を形成す
る。
コレクタ領域となるＮ型のシリコン半導体基板１
１表面にＰ型のベース領域１２を形成することに
ある。本工程では基板１１表面のシリコン酸化膜
１３を選択エツチングして拡散孔を形成し、ボロ
ンを選択的に拡散してベース領域１２を形成す
る。
本実施例の第２の工程は第２図Ｂに示す如く、
ベース領域１２表面にＮ型不純物を含有する
CVD膜１４を付着して、低不純物濃度のエミツ
タ領域１５を形成することにある。本工程ではベ
ース領域１２表面のシリコン酸化膜１３を選択エ
ツチングした後、CVD膜生成装置により基板１
１表面にリンをドープしたシリコン酸化膜あるい
はポリシリコン膜等のCVD膜１４をデポジシヨ
ンする。続いて約1000℃に加熱してベース領域１
２表面に約1020／cm3以下の低不純物濃度のエミツ
タ領域１５をドライブインする。
ベース領域１２表面にＮ型不純物を含有する
CVD膜１４を付着して、低不純物濃度のエミツ
タ領域１５を形成することにある。本工程ではベ
ース領域１２表面のシリコン酸化膜１３を選択エ
ツチングした後、CVD膜生成装置により基板１
１表面にリンをドープしたシリコン酸化膜あるい
はポリシリコン膜等のCVD膜１４をデポジシヨ
ンする。続いて約1000℃に加熱してベース領域１
２表面に約1020／cm3以下の低不純物濃度のエミツ
タ領域１５をドライブインする。
本実施例の第３の工程は第２図Ｃに示す如く、
CVD膜１４を残したままで半導体基板１１の裏
面とスクライブライン１６上に高不純物濃度のリ
ン拡散層１７を形成することにある。
CVD膜１４を残したままで半導体基板１１の裏
面とスクライブライン１６上に高不純物濃度のリ
ン拡散層１７を形成することにある。
本工程は本発明の最も特徴とする工程であり、
半導体基板１１の裏面およびスクライブライン１
６上の酸化膜を除去してPocl3を不純物源として
約1021／cm3と高不純物濃度のリン拡散層１７を形
成する。本工程ではノイズ特性を決めるエミツタ
領域１５表面はCVD膜１４で被覆されているの
で、エミツタ領域１５は低不純物濃度のまま保持
できる。そしてリン拡散層１７は基板１１の裏面
およびスクライブライン１６上に形成され、ゲツ
タリング効果により基板の微小の欠陥や重金属イ
オン等を除去する。
半導体基板１１の裏面およびスクライブライン１
６上の酸化膜を除去してPocl3を不純物源として
約1021／cm3と高不純物濃度のリン拡散層１７を形
成する。本工程ではノイズ特性を決めるエミツタ
領域１５表面はCVD膜１４で被覆されているの
で、エミツタ領域１５は低不純物濃度のまま保持
できる。そしてリン拡散層１７は基板１１の裏面
およびスクライブライン１６上に形成され、ゲツ
タリング効果により基板の微小の欠陥や重金属イ
オン等を除去する。
本発明によるトランジスタの製造方法の第２の
実施例を第３図に示す。
実施例を第３図に示す。
本実施例では前述した第１の実施例の第３の工
程に於いて、エミツタ領域１５上にはエミツタ領
域１５の中央部が約50％程度露出する様に拡散孔
を形成し、エミツタ領域１５表面にも同時にリン
拡散層１７を形成してエミツタ領域１５において
もゲツタリング効果を持たせる。この結果エミツ
タ領域１５内でも基板の微小の欠陥や重金属イオ
ン等を除去できる。
程に於いて、エミツタ領域１５上にはエミツタ領
域１５の中央部が約50％程度露出する様に拡散孔
を形成し、エミツタ領域１５表面にも同時にリン
拡散層１７を形成してエミツタ領域１５において
もゲツタリング効果を持たせる。この結果エミツ
タ領域１５内でも基板の微小の欠陥や重金属イオ
ン等を除去できる。
(ヘ) 効果
本発明に依ればリン拡散層１７の形成により、
エミツタ領域１５を低不純物濃度のままでゲツタ
リング効果を実現できる。この結果ベース・エミ
ツタ接合のリーク電流を低減でき、低電流での
hFEの縮みを防止でき、更にノイズ分布を大巾に
改善できる。
エミツタ領域１５を低不純物濃度のままでゲツタ
リング効果を実現できる。この結果ベース・エミ
ツタ接合のリーク電流を低減でき、低電流での
hFEの縮みを防止でき、更にノイズ分布を大巾に
改善できる。
また本発明の製造方法に依れば、CVD膜１４
をそのまま次工程でマスクとして用いることがで
きるので工程作業も簡略化でき、量産に適してい
る。
をそのまま次工程でマスクとして用いることがで
きるので工程作業も簡略化でき、量産に適してい
る。
第１図Ａおよび第１図Ｂは従来例を説明する断
面図、第２図Ａ乃至第２図Ｃは本発明を説明する
断面図、第３図は本発明の他の実施例を説明する
断面図である。 主な図番の説明、１１は半導体基板、１２はベ
ース領域、１４はCVD膜、１５はエミツタ領域、
１７はリン拡散層である。
面図、第２図Ａ乃至第２図Ｃは本発明を説明する
断面図、第３図は本発明の他の実施例を説明する
断面図である。 主な図番の説明、１１は半導体基板、１２はベ
ース領域、１４はCVD膜、１５はエミツタ領域、
１７はリン拡散層である。
Claims (1)
- １ 一導電型のコレクタ領域となる半導体基板表
面に逆導電型のベース領域を形成する工程と、該
ベース領域表面の絶縁膜を選択的に除去する工程
と、前記ベース領域の表面に一導電型の不純物を
含有するCVD膜を付着し、熱拡散して低不純物
濃度のエミツタ領域を形成する工程と、スクライ
ブライン上の前記CVD膜を選択的に除去する工
程と、前記エミツタ領域の表面を前記CVD膜で
被覆した状態で一導電型の不純物を拡散すること
により前記基板の裏面と前記スクライブライン上
に高不純物濃度の拡散層を形成する工程とを具備
することを特徴とするトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127283A JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8127283A JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59205758A JPS59205758A (ja) | 1984-11-21 |
| JPH0343779B2 true JPH0343779B2 (ja) | 1991-07-03 |
Family
ID=13741727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8127283A Granted JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205758A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012506629A (ja) * | 2008-10-23 | 2012-03-15 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス製造方法、半導体デバイス、及び半導体デバイス製造設備 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
| JPS5396666A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Manufacture of semiconductor device with pn junction |
-
1983
- 1983-05-09 JP JP8127283A patent/JPS59205758A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
| JPS5396666A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Manufacture of semiconductor device with pn junction |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59205758A (ja) | 1984-11-21 |
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