JPS59205758A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPS59205758A JPS59205758A JP8127283A JP8127283A JPS59205758A JP S59205758 A JPS59205758 A JP S59205758A JP 8127283 A JP8127283 A JP 8127283A JP 8127283 A JP8127283 A JP 8127283A JP S59205758 A JPS59205758 A JP S59205758A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はトランジスタの製造方法、特にローノイズトラ
ンジスタの製造方法に関する。
ンジスタの製造方法に関する。
(ロ)従来技術
従来のローノイズトランジスタの製造方法を第1図Aお
よび第1図Bに示す。第1図Aに於いて、N型のシリコ
ン半導体基板(1)の−主面に選択拡散によ・すP型の
ベース領域(2)が形成される。第1図Bに於いては、
半導体基板(1)のベース領域(2)の一部分を選択エ
ツチングにより露出した後、リンを含むシリコン酸化膜
より成るCVD膜(3)を付着してCVD膜(3)中に
ドープされたリンをベース領域(2)表面に拡散して低
不純物濃度のN型エミッタ領域(4)を形成する。
よび第1図Bに示す。第1図Aに於いて、N型のシリコ
ン半導体基板(1)の−主面に選択拡散によ・すP型の
ベース領域(2)が形成される。第1図Bに於いては、
半導体基板(1)のベース領域(2)の一部分を選択エ
ツチングにより露出した後、リンを含むシリコン酸化膜
より成るCVD膜(3)を付着してCVD膜(3)中に
ドープされたリンをベース領域(2)表面に拡散して低
不純物濃度のN型エミッタ領域(4)を形成する。
斯るローノイズトランジスタはエミッタ領域(4)のリ
ンの不純物濃度を下げることにより良好なノイズ特性が
得られる。しかしリンの不純物濃度が低いと、その後の
熱処理が原因として誘起されたシリコン基板の微小欠陥
や重金属等の不純物を十分にゲッタリングできず、かえ
って耐圧不良が発生したり、低電流h□が縮だり、ある
いはノイズ特性も悪化する場合がある。
ンの不純物濃度を下げることにより良好なノイズ特性が
得られる。しかしリンの不純物濃度が低いと、その後の
熱処理が原因として誘起されたシリコン基板の微小欠陥
や重金属等の不純物を十分にゲッタリングできず、かえ
って耐圧不良が発生したり、低電流h□が縮だり、ある
いはノイズ特性も悪化する場合がある。
(ハ)発明の目的
本発明は断点に鑑みてなされ、従来の欠点を大巾に改善
したトランジスタの製造方法を実現することを特徴とす
る特に本発明では半導体基板のスクライブラインあるい
は裏面から高不純物濃度のリンを拡散して、ゲッタリン
グ効果を持たせトランジスタの諸物件を改善したもので
ある。
したトランジスタの製造方法を実現することを特徴とす
る特に本発明では半導体基板のスクライブラインあるい
は裏面から高不純物濃度のリンを拡散して、ゲッタリン
グ効果を持たせトランジスタの諸物件を改善したもので
ある。
に)発明の構成
本発明は以下の各工程より構成されている。
(11コレクタ領域となる半導体基板表面にベース領域
を形成する工程。
を形成する工程。
(2)ベース領域表面にリンドープしたCVD膜を用い
て低濃度のエミッタ領域を形成する工程。
て低濃度のエミッタ領域を形成する工程。
(3)半導体基板の裏面あるいはスクライブライン上に
高不純物濃度のリンの拡散層を形成する工程。
高不純物濃度のリンの拡散層を形成する工程。
(ホ)実施例
本発明圧よるトランジスタの製造方法の第1の実施例を
第2図A乃至第2図Cに示す。
第2図A乃至第2図Cに示す。
本実施例の第1の工程は第2図Aに示す如く、コレクタ
領域となるN型のシリコン半導体基板CI+)表面にP
型のベース領域O−を形成することにある。
領域となるN型のシリコン半導体基板CI+)表面にP
型のベース領域O−を形成することにある。
本工程では基板11表面のシリコン酸化膜([31を選
択エツチングして拡散孔を形成し、ボロンを選択的に拡
散してベース領域(12+を形成する。
択エツチングして拡散孔を形成し、ボロンを選択的に拡
散してベース領域(12+を形成する。
本実施例の第2の工程は第2図Bに示す如(、ベース領
域a4表面にN型不純物を含有するCVD膜Hを付着し
て、低不純物濃度のエミッタ領域09を形成することに
ある。本工程ではベース領域(121表面のシリコン酸
化膜03)を選択エツチングした後、CVD膜生成装喧
により基板00表面にリンをドープしたシリコン酸化膜
あるいはポリシリコン膜等のCVD膜0(イ)をデボジ
ショノする。続いて約1000℃に加熱してベース領域
θり表面に約102o/cm8以下の低不純物濃度のエ
ミッタ領域09をドライブインする。
域a4表面にN型不純物を含有するCVD膜Hを付着し
て、低不純物濃度のエミッタ領域09を形成することに
ある。本工程ではベース領域(121表面のシリコン酸
化膜03)を選択エツチングした後、CVD膜生成装喧
により基板00表面にリンをドープしたシリコン酸化膜
あるいはポリシリコン膜等のCVD膜0(イ)をデボジ
ショノする。続いて約1000℃に加熱してベース領域
θり表面に約102o/cm8以下の低不純物濃度のエ
ミッタ領域09をドライブインする。
本実施例の第3の工程は第2図Cに示す如く、CVD膜
αaを残したままで半導体基板fillの裏面あるいは
スクライプライン(16)上に高不純物濃度のりン拡散
層07)を形成することにある。
αaを残したままで半導体基板fillの裏面あるいは
スクライプライン(16)上に高不純物濃度のりン拡散
層07)を形成することにある。
本工程は本発明の最も特徴とする工程であり、半導体基
板01)の裏面およびスクライブライン四上
、。
板01)の裏面およびスクライブライン四上
、。
の酸化膜を除去してPocLsを不純wl係として約1
02/cIIL”と高不純物濃度のリン拡散層(17)
を形成する。本工程ではノイズ特性を決めるエミッタ領
域09表向はCVD膜Iで被覆されているので、エミッ
タ領域09は低不純物濃度のまま保持できる。
02/cIIL”と高不純物濃度のリン拡散層(17)
を形成する。本工程ではノイズ特性を決めるエミッタ領
域09表向はCVD膜Iで被覆されているので、エミッ
タ領域09は低不純物濃度のまま保持できる。
そしてリン拡散層αηは基板aυの裏面およびスクライ
ブライン上U上に形成され、ゲッタリング効果により基
板の微小の欠陥や重金属イオン等を除去する。なお本工
程は前述したエミッタ領域(15)のドライブインと同
時に行なっても良い。
ブライン上U上に形成され、ゲッタリング効果により基
板の微小の欠陥や重金属イオン等を除去する。なお本工
程は前述したエミッタ領域(15)のドライブインと同
時に行なっても良い。
本発明によるトランジスタの製造方法の第2の実施例を
第3図に示す。
第3図に示す。
本実施例では前述した第1の実施例の第3の工程に於い
て、エミッタ領域(I51上にはエミッタ領域a9の中
央部が約50%程度露出する様に拡散孔を形成し、エミ
ッタ領域09表面にも同時にリン拡散層α力を形成して
エミッタ領域(151においてもゲッタリング効果を持
たせる。この結果エミッタ領域09内でも基板の微小の
欠陥や1金属イオン等を除去できる。
て、エミッタ領域(I51上にはエミッタ領域a9の中
央部が約50%程度露出する様に拡散孔を形成し、エミ
ッタ領域09表面にも同時にリン拡散層α力を形成して
エミッタ領域(151においてもゲッタリング効果を持
たせる。この結果エミッタ領域09内でも基板の微小の
欠陥や1金属イオン等を除去できる。
(へ)効果
本発明に依ればリン拡散層(17)の形成により、エミ
ッタ領域05)を低不純物濃度のままでゲッタリング効
果を実現できる。この結果ベース・エミック接合のリー
ク電流を低減でき、低電流でのhF、の縮みを防止でき
、更にノイズ分布を大巾に改善できる。
ッタ領域05)を低不純物濃度のままでゲッタリング効
果を実現できる。この結果ベース・エミック接合のリー
ク電流を低減でき、低電流でのhF、の縮みを防止でき
、更にノイズ分布を大巾に改善できる。
また本発明の製造方法罠依れば、CVD膜Iをそのまま
次工程でマスクとして用いることができるので工程作業
も簡略化でき、量産に適している。
次工程でマスクとして用いることができるので工程作業
も簡略化でき、量産に適している。
【図面の簡単な説明】
第1図Aおよび第1図Bは従来例を説明する断面図、第
2図A乃至第2図Cは本発明を説明する断面図、第3図
は本発明の他の実施例を説明する断面図である。 主な図番の説明 (Iυは半導体基板、 Q2はベース領域、 (14)
はCVD膜、 α9はエミッタ領域、 α力はリン拡散
層である。 第1図A 第2図C 第3図
2図A乃至第2図Cは本発明を説明する断面図、第3図
は本発明の他の実施例を説明する断面図である。 主な図番の説明 (Iυは半導体基板、 Q2はベース領域、 (14)
はCVD膜、 α9はエミッタ領域、 α力はリン拡散
層である。 第1図A 第2図C 第3図
Claims (1)
- (11−導電型のコレクタ領域となる半導体基板表面に
逆導電型のベース領域を形成する工程と、該ベース領域
表面に一導電型の不純物を含有するCVD膜を付着して
低不純物濃度のエミッタ領域を形成する工程と、前記C
VD膜をマスクとして前記基板の裏面あるいはスクライ
ブライン上に高不純物濃度の一導電型の拡散層を形成す
る工程とを具備することを特徴とするトランジスタの製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8127283A JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8127283A JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59205758A true JPS59205758A (ja) | 1984-11-21 |
JPH0343779B2 JPH0343779B2 (ja) | 1991-07-03 |
Family
ID=13741727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8127283A Granted JPS59205758A (ja) | 1983-05-09 | 1983-05-09 | トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59205758A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012506629A (ja) * | 2008-10-23 | 2012-03-15 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス製造方法、半導体デバイス、及び半導体デバイス製造設備 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
JPS5396666A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Manufacture of semiconductor device with pn junction |
-
1983
- 1983-05-09 JP JP8127283A patent/JPS59205758A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51102556A (ja) * | 1975-03-07 | 1976-09-10 | Hitachi Ltd | |
JPS5396666A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Manufacture of semiconductor device with pn junction |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012506629A (ja) * | 2008-10-23 | 2012-03-15 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイス製造方法、半導体デバイス、及び半導体デバイス製造設備 |
Also Published As
Publication number | Publication date |
---|---|
JPH0343779B2 (ja) | 1991-07-03 |
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