JPS6190462A - ライフタイムキラ−の選択導入法 - Google Patents
ライフタイムキラ−の選択導入法Info
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- JPS6190462A JPS6190462A JP21218584A JP21218584A JPS6190462A JP S6190462 A JPS6190462 A JP S6190462A JP 21218584 A JP21218584 A JP 21218584A JP 21218584 A JP21218584 A JP 21218584A JP S6190462 A JPS6190462 A JP S6190462A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 18
- 239000013078 crystal Substances 0.000 claims abstract description 16
- 230000007547 defect Effects 0.000 claims abstract description 16
- 229910001385 heavy metal Inorganic materials 0.000 claims abstract description 14
- 229910052697 platinum Inorganic materials 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 238000001259 photo etching Methods 0.000 abstract 2
- 230000002265 prevention Effects 0.000 abstract 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 14
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は金や白金等の重金属を導入することにより特性
を向上せしめるようにした半導体装置におけるライフタ
イムキラーの選択導入法に関するものである。
を向上せしめるようにした半導体装置におけるライフタ
イムキラーの選択導入法に関するものである。
(ロ)従来の技術
一般にトランジスタおよびダイオード等の半導体基板内
おけるスイッチング速度を向上させるために、半導体装
置のPN接合領域に金や白金等の重金属を導入する方法
が用いられている。
おけるスイッチング速度を向上させるために、半導体装
置のPN接合領域に金や白金等の重金属を導入する方法
が用いられている。
従来のライフタイムキラーの導入法としては特開昭56
−169323号公報罠示されている如く半導体基板6
DKN型コレクタ領域報、P型ベース領域−、P ベー
スコンタクト領域−およびN+屋エミッタ領域關を所定
の方法で形成し、更に半導体基板6υの両面に二酸化シ
リコンや窒化シリコン等の絶縁膜−を被覆する。そして
絶縁膜−を蝕刻法により選択的に除去して導入窓匈を形
成しかつ半導体基板臼の一部を露出させる。その後前記
半導体基板に金や白金等を全面に蒸着し800℃〜10
00℃に加熱して前記金や白金等の重金属−を導入する
方法が使用されていた。
−169323号公報罠示されている如く半導体基板6
DKN型コレクタ領域報、P型ベース領域−、P ベー
スコンタクト領域−およびN+屋エミッタ領域關を所定
の方法で形成し、更に半導体基板6υの両面に二酸化シ
リコンや窒化シリコン等の絶縁膜−を被覆する。そして
絶縁膜−を蝕刻法により選択的に除去して導入窓匈を形
成しかつ半導体基板臼の一部を露出させる。その後前記
半導体基板に金や白金等を全面に蒸着し800℃〜10
00℃に加熱して前記金や白金等の重金属−を導入する
方法が使用されていた。
また上述においてはトランジスタの場合を述べたが他の
ダイオード等圧おいても同様な方法で導入されていた。
ダイオード等圧おいても同様な方法で導入されていた。
(ハ)発明が解決しようとする問題点
上述のような方法を用いて半導体装置6υのスイッチン
グ速度を向上させるために半導体装t6υ内に金や白金
等の重金属を導入すると導入部の結晶性を損わせ結晶欠
陥を発生させたり、導入領域臼の抵抗を増大させたりす
る。その結果順方向電圧降下の増大、hlmの低下、接
合部の漏洩電流の増加等の弊害が生じていた。
グ速度を向上させるために半導体装t6υ内に金や白金
等の重金属を導入すると導入部の結晶性を損わせ結晶欠
陥を発生させたり、導入領域臼の抵抗を増大させたりす
る。その結果順方向電圧降下の増大、hlmの低下、接
合部の漏洩電流の増加等の弊害が生じていた。
また結晶欠陥がおよそ1x 1o”/ci1以上ある半
導体基板6υを使用すると導入された再結合中心として
働く金や白金等の重金属の一部は結晶欠陥に捕獲促進さ
れるために半導体基板ευ内に重金属−を均一に導入す
ることが困難になり最終的に半導体装11fiυの特性
にバラツキ等を発生させてしまう欠点があった。
導体基板6υを使用すると導入された再結合中心として
働く金や白金等の重金属の一部は結晶欠陥に捕獲促進さ
れるために半導体基板ευ内に重金属−を均一に導入す
ることが困難になり最終的に半導体装11fiυの特性
にバラツキ等を発生させてしまう欠点があった。
に)問題を解決するための手段
本発明は金や白金等の重金属(2)を導入することによ
り生じる順方向電圧降下の増大、hFlの低下、接合部
の漏洩電流の増加等の問題を防止し結晶欠陥が所定の濃
度以下である半導体基板(1)を使用することで特性の
制御を容易にするもので、所定の濃度以下の結晶欠陥を
有する半導体基板(1)に導入窓を点在させ導入窓を通
して蝕刻し一24電型(3)と逆導電型(5)の接合近
傍および接合領域を含む内部に導入窓(力を通して重金
属(8)を導入することで解決しようとするものである
。
り生じる順方向電圧降下の増大、hFlの低下、接合部
の漏洩電流の増加等の問題を防止し結晶欠陥が所定の濃
度以下である半導体基板(1)を使用することで特性の
制御を容易にするもので、所定の濃度以下の結晶欠陥を
有する半導体基板(1)に導入窓を点在させ導入窓を通
して蝕刻し一24電型(3)と逆導電型(5)の接合近
傍および接合領域を含む内部に導入窓(力を通して重金
属(8)を導入することで解決しようとするものである
。
(ホ)作用
結晶欠陥の高濃度な半導体基板(1)を使用するとライ
フタイムキラーが結晶欠陥に捕獲促進されてしまい均一
に導入することが困難となる。結晶欠陥を所定のfs度
以下にした半導体基板(1)を用いるとライフタイムキ
ラーは結晶欠陥に捕獲されにく(均一に所定箇所へ導入
でき再結合中心として有効K[#<ようになる。
フタイムキラーが結晶欠陥に捕獲促進されてしまい均一
に導入することが困難となる。結晶欠陥を所定のfs度
以下にした半導体基板(1)を用いるとライフタイムキ
ラーは結晶欠陥に捕獲されにく(均一に所定箇所へ導入
でき再結合中心として有効K[#<ようになる。
ライフタイムキラーの導入部(9)は、バルク抵抗およ
びジャンクション抵抗が上昇したり電流のリークが発生
したりするが、点在した導入窓(力を通して蝕刻しライ
フタイムキラーな導入することでライフタイムキラーの
尋人されない領域が形成され全体的にはバルク抵抗およ
びジャンクション抵抗を低減することになる。また前述
の方法により一部リークパスも減少する。
びジャンクション抵抗が上昇したり電流のリークが発生
したりするが、点在した導入窓(力を通して蝕刻しライ
フタイムキラーな導入することでライフタイムキラーの
尋人されない領域が形成され全体的にはバルク抵抗およ
びジャンクション抵抗を低減することになる。また前述
の方法により一部リークパスも減少する。
(へ)実施例
以下本発明に係る一実施例としてトランジスタにおける
ライフタイムキラーの選択導入法を図面を参照しながら
説明する。
ライフタイムキラーの選択導入法を図面を参照しながら
説明する。
第1図はライフタイムキラーの選択導入法を示すもので
第1の工程は第1図(イ)に示す如く、結晶欠陥がおよ
そI X 10”/(−171以下の半導体基板(1)
を高温の酸化雰囲気中に挿入し半導体基板(11表面に
酸化シリコン膜(6)を成長させる。ここで酸化シリコ
ン膜の代りにCVD法による窒化シリコン膜等 −の絶
縁膜を形成させても良い。前述の箇所は本発明の特徴と
する所であり、半導体基板(1)内に存在する結晶欠陥
をおよそ1×103/d以下にすることで半導体基板(
1)内に導入したライフタイムキラーの結晶欠陥捕獲が
全んど無視出来る状態になりライフタイムキラーが制御
の対象になり得る再結合中心として有効に働くようにな
る。また結晶欠陥の捕獲量が少いため導入を均一にする
ことができる。史に写真蝕刻法により所定の領域を開孔
し、各々ホウ素とリンを導入しベース領域(3)とエミ
ッタ領域(5)を形成し第1図(イ)のトランジスタを
形成するO 第2の工程は第1図(ロ)に示す如く写真蝕刻法により
エミッタ領域(5)とエミッタ領域(5)近傍に重金属
を導入できるよう導入窓(7)を点在させて形成し導入
窓を通して蝕刻する。ここで使用するマスク(40は第
2図の如くメツシエ状に形成し、導入窓(4υの形状は
日取外に四角形、三角形等多数が考えられる。また導入
!(7)の大きさや導入窓(7)と導入窓(力の距離は
第1図に)に示される如く未導入領域が形成されるよう
適切に決定される。本工程は本発明の特徴とする所であ
り点在した導入窓(力よりライフタイムキラーを導入す
ることで一部ライフタイムキラーの導入されない部分が
形成され全体的には半導体のバルク抵抗およびジャンク
ション抵抗を低減することになり、またリークノくスも
減少する。
第1の工程は第1図(イ)に示す如く、結晶欠陥がおよ
そI X 10”/(−171以下の半導体基板(1)
を高温の酸化雰囲気中に挿入し半導体基板(11表面に
酸化シリコン膜(6)を成長させる。ここで酸化シリコ
ン膜の代りにCVD法による窒化シリコン膜等 −の絶
縁膜を形成させても良い。前述の箇所は本発明の特徴と
する所であり、半導体基板(1)内に存在する結晶欠陥
をおよそ1×103/d以下にすることで半導体基板(
1)内に導入したライフタイムキラーの結晶欠陥捕獲が
全んど無視出来る状態になりライフタイムキラーが制御
の対象になり得る再結合中心として有効に働くようにな
る。また結晶欠陥の捕獲量が少いため導入を均一にする
ことができる。史に写真蝕刻法により所定の領域を開孔
し、各々ホウ素とリンを導入しベース領域(3)とエミ
ッタ領域(5)を形成し第1図(イ)のトランジスタを
形成するO 第2の工程は第1図(ロ)に示す如く写真蝕刻法により
エミッタ領域(5)とエミッタ領域(5)近傍に重金属
を導入できるよう導入窓(7)を点在させて形成し導入
窓を通して蝕刻する。ここで使用するマスク(40は第
2図の如くメツシエ状に形成し、導入窓(4υの形状は
日取外に四角形、三角形等多数が考えられる。また導入
!(7)の大きさや導入窓(7)と導入窓(力の距離は
第1図に)に示される如く未導入領域が形成されるよう
適切に決定される。本工程は本発明の特徴とする所であ
り点在した導入窓(力よりライフタイムキラーを導入す
ることで一部ライフタイムキラーの導入されない部分が
形成され全体的には半導体のバルク抵抗およびジャンク
ション抵抗を低減することになり、またリークノくスも
減少する。
ここで一般的な半導体装置の順方向電圧降下■、は
V、 =L 十Vl
で表わされる。■、はジャンクシ曹ン接合部の電と■、
は低減することになる。以上の公式を満たす前述の考察
より本発明が有効なのは明らかである。
は低減することになる。以上の公式を満たす前述の考察
より本発明が有効なのは明らかである。
第3の工程は第1図(ハ)K示す如(、導入窓(7)の
形成された半導体基板(11表面に金や白金等の重金M
+81を蒸着等により付着させる。ここで拡散ソース
の形態および導入法は色々と考えられるが第2の工程で
説明した如く導入領域(9)が点在して形成されれば良
く他にイオン注入法等も考えられる。
形成された半導体基板(11表面に金や白金等の重金M
+81を蒸着等により付着させる。ここで拡散ソース
の形態および導入法は色々と考えられるが第2の工程で
説明した如く導入領域(9)が点在して形成されれば良
く他にイオン注入法等も考えられる。
5g4の工程は第1図に)に示す如く前工程までの半導
体基板(1)をsoo℃〜1000℃に加熱して拡散導
入させる。ここで熱拡散時間は第2の工程で説明した如
く適切に設定する。
体基板(1)をsoo℃〜1000℃に加熱して拡散導
入させる。ここで熱拡散時間は第2の工程で説明した如
く適切に設定する。
第5の工程として第1図(ホ)に示す如(所定の処理を
経て電極αQを形成する。
経て電極αQを形成する。
またダイオードにおけるライフタイムキラーの選択導入
法も前述のトランジスタの例に準する。
法も前述のトランジスタの例に準する。
(ト)発明の効果
本発明は以上の説明から明らかな如く、結晶欠陥が所定
の濃度以下である半導体基板(1)を使用することで半
導体装置の特性のバラツキを減少させることが可能とな
り、また導入領域(9)を点在させ未導入領域を形成さ
せることで順方向電圧降下の減少、h□の増加、接合部
の漏洩電流の減少が可能となる。
の濃度以下である半導体基板(1)を使用することで半
導体装置の特性のバラツキを減少させることが可能とな
り、また導入領域(9)を点在させ未導入領域を形成さ
せることで順方向電圧降下の減少、h□の増加、接合部
の漏洩電流の減少が可能となる。
拡散導入法の場合導入窓を通して蝕刻することで到達距
離を短かくでき拡散時の横広がりを抑制できるのでより
少ない面積で重金属を多数導入できる。また到達距離が
短かいため抵抗を低減でき順方向電圧を改醤できる。
離を短かくでき拡散時の横広がりを抑制できるのでより
少ない面積で重金属を多数導入できる。また到達距離が
短かいため抵抗を低減でき順方向電圧を改醤できる。
第1図(イ)乃至第1図(ホ)は本発明の一実施例であ
る半導体装置の製造方法を説明する断面図、第2図は本
発明の一実施例である半導体装置を製造す置の製造方法
を説明する断面図である。 主な図番の説明 (1)は半導体基板、 (2)はコレクタ、 (3)は
ペース、 (4)はベースコンタクト、(5)はエミッ
タ、(6)は絶縁膜、 (7)は導入窓、 (8)は不
純物金属、(9)は不純物導入領域、 α1は電極であ
る。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 静 失 策1図(イ] 第1図(Ω) 第1図(/す 第1図(ニ) 第1図(木) 第3図(イ) 第3図(ホ)
る半導体装置の製造方法を説明する断面図、第2図は本
発明の一実施例である半導体装置を製造す置の製造方法
を説明する断面図である。 主な図番の説明 (1)は半導体基板、 (2)はコレクタ、 (3)は
ペース、 (4)はベースコンタクト、(5)はエミッ
タ、(6)は絶縁膜、 (7)は導入窓、 (8)は不
純物金属、(9)は不純物導入領域、 α1は電極であ
る。 出願人 三洋電機株式会社 外1名 代理人 弁理士 佐 野 静 失 策1図(イ] 第1図(Ω) 第1図(/す 第1図(ニ) 第1図(木) 第3図(イ) 第3図(ホ)
Claims (1)
- (1)結晶欠陥を押えた半導体基板内に少なくとも一導
電型の半導体領域と該一導電型の半導体領域に接する逆
導電型の半導体領域とを夫々具備する半導体基板の表面
に導入窓を点在させて形成し導入窓を通して蝕刻し、少
なくとも前記一導電型と前記逆導電型の接合近傍および
接合領域を含む内部に前記導入窓を通して重金属を導入
しかつ未導入領域を有することを特徴とした半導体装置
のライフタイムキラーの選択導入法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21218584A JPS6190462A (ja) | 1984-10-09 | 1984-10-09 | ライフタイムキラ−の選択導入法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21218584A JPS6190462A (ja) | 1984-10-09 | 1984-10-09 | ライフタイムキラ−の選択導入法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6190462A true JPS6190462A (ja) | 1986-05-08 |
Family
ID=16618327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21218584A Pending JPS6190462A (ja) | 1984-10-09 | 1984-10-09 | ライフタイムキラ−の選択導入法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6190462A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004075301A1 (ja) * | 2003-02-18 | 2004-09-02 | Matsushita Electric Industrial Co., Ltd. | バイポーラトランジスタおよび集積回路装置 |
-
1984
- 1984-10-09 JP JP21218584A patent/JPS6190462A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004075301A1 (ja) * | 2003-02-18 | 2004-09-02 | Matsushita Electric Industrial Co., Ltd. | バイポーラトランジスタおよび集積回路装置 |
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