JPH01103876A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH01103876A JPH01103876A JP63093692A JP9369288A JPH01103876A JP H01103876 A JPH01103876 A JP H01103876A JP 63093692 A JP63093692 A JP 63093692A JP 9369288 A JP9369288 A JP 9369288A JP H01103876 A JPH01103876 A JP H01103876A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/70—Bipolar devices
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電力用スイッチング素子として用いる絶縁ゲ
ート型半導体装置に関するものである。
ート型半導体装置に関するものである。
近年、電力用スイッチング素子として、絶縁ゲート型半
導体装置が報告されている。この素子はパワーＭＯＳＦ
ＥＴと類似の構造であるＰｎ、Ｐｎ型構造を成している
が、ドレイン領域にソース層とは逆の導電型である半導
体層を設けることにより、高抵抗層のドレイン層に導電
変調をおこさせてオン抵抗を下げ、パワーＭＯ３ＦＥＴ
では不可能であった高耐圧と低オン抵抗の両立を可能に
している。
導体装置が報告されている。この素子はパワーＭＯＳＦ
ＥＴと類似の構造であるＰｎ、Ｐｎ型構造を成している
が、ドレイン領域にソース層とは逆の導電型である半導
体層を設けることにより、高抵抗層のドレイン層に導電
変調をおこさせてオン抵抗を下げ、パワーＭＯ３ＦＥＴ
では不可能であった高耐圧と低オン抵抗の両立を可能に
している。
この絶縁ゲート型半導体装置では、ドレイン電極とソー
ス電極間にＰｎＰｎの４層構造が存在し、サイリスクに
似ているが、サイリスク動作をしない。なぜなら、ソー
ス電極がＰ型ベース層とｎ゛型ソース層を短絡してサイ
リスク動作を阻止しており、ゲート電極とソース電極と
の間の電圧を零にすることによりこの半導体素子を常に
ターンオフさせている。
ス電極間にＰｎＰｎの４層構造が存在し、サイリスクに
似ているが、サイリスク動作をしない。なぜなら、ソー
ス電極がＰ型ベース層とｎ゛型ソース層を短絡してサイ
リスク動作を阻止しており、ゲート電極とソース電極と
の間の電圧を零にすることによりこの半導体素子を常に
ターンオフさせている。
しかしながら、この絶縁ゲート型半導体装置にも未だ問
題がある。すなわち素子を流れる電流密度が大きくなる
と、ソース層の下の横方向抵抗による電圧降下が大きく
なる。そしてＰ型ベース層とｎ＋型ソース層との間の接
合が順バイアスされるようになり、サイリスク動作に入
ってしまう。
題がある。すなわち素子を流れる電流密度が大きくなる
と、ソース層の下の横方向抵抗による電圧降下が大きく
なる。そしてＰ型ベース層とｎ＋型ソース層との間の接
合が順バイアスされるようになり、サイリスク動作に入
ってしまう。
そのためゲート・ソース間バイアスを零にしても半導体
素子の電流がオフしない、いわゆるラッチアップ現象を
生じてしまう。
素子の電流がオフしない、いわゆるラッチアップ現象を
生じてしまう。
上記問題を解決するために、例えば特開昭６０−１９６
９７４号公報に示される如く、ソース層直下のベース層
を低抵抗化して、横方向電圧降下を小さくし、大電流域
までラッチアップ現象を生じない方法が提案されている
。
９７４号公報に示される如く、ソース層直下のベース層
を低抵抗化して、横方向電圧降下を小さくし、大電流域
までラッチアップ現象を生じない方法が提案されている
。
しかし、１２５°Ｃを越える高温時では、ソース層直下
のベース層の横方向電圧降下がわずかでも生ずると、Ｐ
型ベース層とｎ゛型ソース層の間の接合が順バイアスさ
れ、ラッチアップ現象がおきてしまうという上記方法で
は本質的には解決できていない。また、たとえ常温にお
いてもラッチアップ現象が生じない電流域よりもさらに
大きな電流が流れることにより、結局ラッチアップ現象
が起きてしまい、ラッチアップ現象の原因を根本的に解
決させることができなかった。
のベース層の横方向電圧降下がわずかでも生ずると、Ｐ
型ベース層とｎ゛型ソース層の間の接合が順バイアスさ
れ、ラッチアップ現象がおきてしまうという上記方法で
は本質的には解決できていない。また、たとえ常温にお
いてもラッチアップ現象が生じない電流域よりもさらに
大きな電流が流れることにより、結局ラッチアップ現象
が起きてしまい、ラッチアップ現象の原因を根本的に解
決させることができなかった。
本発明は上記問題点を鑑みたものであり、ペース層内の
電圧降下によって起きるラッチアップ現象の防止構造を
もつ絶縁ゲート型半導体装置を提供することを目的とす
る。
電圧降下によって起きるラッチアップ現象の防止構造を
もつ絶縁ゲート型半導体装置を提供することを目的とす
る。
本発明は、ソース層又はソース層とソース電極との間の
どちらか一方に電圧降下部を設けるという技術的手段を
採用する。
どちらか一方に電圧降下部を設けるという技術的手段を
採用する。
上記技術的手段を採用することによって、電圧降下部で
生じた電圧降下を少なくとも、ソース層またはソース層
とベース層との間のどちらか一方に印加することにより
、ソース層とベース層との接合が順バイアスになること
を強制的に阻止し、たとえ高温時や極めて大きい電流域
においても、ラッチアップ現象を生じ難くさせる。
生じた電圧降下を少なくとも、ソース層またはソース層
とベース層との間のどちらか一方に印加することにより
、ソース層とベース層との接合が順バイアスになること
を強制的に阻止し、たとえ高温時や極めて大きい電流域
においても、ラッチアップ現象を生じ難くさせる。
以下、本発明を第１図に示す第１実施例により詳細に説
明する。これを製造工程に従って説明すると、まず、半
導体基板であるＰ゛型シリコン基板１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗５０〔
Ω−ｃｍ３以上の半導体層であるｎ−型層２を約１００
〔μｍ〕形成する。次にこのｎ”型層２の表面を酸化し
てゲート酸化膜３を形成し、その上に約５０００ Ｃ人
〕のポリシリコン膜によるゲート電極４を形成する。
明する。これを製造工程に従って説明すると、まず、半
導体基板であるＰ゛型シリコン基板１を用意し、これに
エピタキシャル成長により低不純物濃度で比抵抗５０〔
Ω−ｃｍ３以上の半導体層であるｎ−型層２を約１００
〔μｍ〕形成する。次にこのｎ”型層２の表面を酸化し
てゲート酸化膜３を形成し、その上に約５０００ Ｃ人
〕のポリシリコン膜によるゲート電極４を形成する。
この後、ゲート電極４をマスクとしてボロンを約３ｃμ
ｍ〕拡散してＰ型ベース層５を形成する。
ｍ〕拡散してＰ型ベース層５を形成する。
次いで、ゲート電極４による窓の中央部のみを図示しな
い酸化膜で覆い、この酸化膜とゲート電極４をマスクと
してソース層６の形成のためのリンイオン注入を行い、
充分な熱処理を施してｎ゛型ソース層６を形成する。そ
して、上記Ｐ型ベース層５とｎ１型ソ一ス層６がゲート
電極４による共通のマスクにより位置決めされる、いわ
ゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ１
ｉｇｒｖ＋ｅｎｔ ）によりチャネル７が形成される。
い酸化膜で覆い、この酸化膜とゲート電極４をマスクと
してソース層６の形成のためのリンイオン注入を行い、
充分な熱処理を施してｎ゛型ソース層６を形成する。そ
して、上記Ｐ型ベース層５とｎ１型ソ一ス層６がゲート
電極４による共通のマスクにより位置決めされる、いわ
ゆるＤＳＡ技術（Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａ１
ｉｇｒｖ＋ｅｎｔ ）によりチャネル７が形成される。
その後上記酸化膜をエツチングした後、ＣＶＤによる図
示しない酸化膜形成とエツチングにより層間絶縁膜１０
を形成する。この後、ＣＶＤにより比抵抗約２〔Ω−■
〕、厚さ約１Ｃμｍ〕のポリシリコン膜を形成した後、
Ｐ型ベース層５の表面部分のみをエツチング除去した電
圧降下部であるポリシリコン抵抗膜１２を形成する。さ
らにアルミ膜の蒸着、パターンニングによりソース電極
１４を形成する。最後に基板１の裏面に金属膜の蒸着に
よりドレイン電極１５を形成して本発明絶縁ゲート型半
導体装置を得ることができる。
示しない酸化膜形成とエツチングにより層間絶縁膜１０
を形成する。この後、ＣＶＤにより比抵抗約２〔Ω−■
〕、厚さ約１Ｃμｍ〕のポリシリコン膜を形成した後、
Ｐ型ベース層５の表面部分のみをエツチング除去した電
圧降下部であるポリシリコン抵抗膜１２を形成する。さ
らにアルミ膜の蒸着、パターンニングによりソース電極
１４を形成する。最後に基板１の裏面に金属膜の蒸着に
よりドレイン電極１５を形成して本発明絶縁ゲート型半
導体装置を得ることができる。
次に、第１図に示す第１実施例の作動を説明する。ゲー
ト電極４にプラスの電圧を印加すると、チャネル７がオ
ンし、電子は第１図の矢印２０で示す経路に沿って流れ
る。すなわち、ソース電極１４→ポリシリコン抵抗膜１
２→ｎ４型ソース層６−チャネル７→ｎ−型ドレイン層
２→Ｐ＋型ドレイン層１→ドレイン電極１５の順序で流
れる。
ト電極４にプラスの電圧を印加すると、チャネル７がオ
ンし、電子は第１図の矢印２０で示す経路に沿って流れ
る。すなわち、ソース電極１４→ポリシリコン抵抗膜１
２→ｎ４型ソース層６−チャネル７→ｎ−型ドレイン層
２→Ｐ＋型ドレイン層１→ドレイン電極１５の順序で流
れる。
この電子の流れに対して、正孔がＰ′″型ドレイン層１
からｎ−型ドレイン層２に注入され、第１図の矢印２５
で示す経路に沿って流れる。すなわち、Ｐ１型ドレイン
層１→ｎ−型ドレイン層２→Ｐ型ベース層５→ソース電
極１４の順序で流れる。
からｎ−型ドレイン層２に注入され、第１図の矢印２５
で示す経路に沿って流れる。すなわち、Ｐ１型ドレイン
層１→ｎ−型ドレイン層２→Ｐ型ベース層５→ソース電
極１４の順序で流れる。
上記曲線２０で示される電子の流れによる電子電流Ｔｅ
と、曲線２５で示される正札の流れによる正孔電流１ｈ
の比、すなわち電流比ｋを以下に定義する。
と、曲線２５で示される正札の流れによる正孔電流１ｈ
の比、すなわち電流比ｋを以下に定義する。
ｋ ＝ Ｔ ｈ ／ Ｉ ｅ
−（１）二〇にはｎ−型ドレイン層２とＰ＋型ドレイン
層１によってできる接合面の条件と、ｎ−型ドレイン層
２中における正孔の生存率で決定され、第１実施例では
たとえば５という値をとる。
−（１）二〇にはｎ−型ドレイン層２とＰ＋型ドレイン
層１によってできる接合面の条件と、ｎ−型ドレイン層
２中における正孔の生存率で決定され、第１実施例では
たとえば５という値をとる。
ここで、第１図図示の構造図に対応する電気的な等価回
路図を第２図に示す。第２図に付した番号は、第１図と
同一部分に同一番号を付した。各番号を説明すると、抵
抗Ｒ８は矢印２０に沿って電子が流れる時のポリシリコ
ン抵抗膜１２の等価抵抗、電圧■１は抵抗Ｒ８の両端電
圧であり、ａ点とｂ点の電位差に相当する。また抵抗Ｒ
２は矢印２５に沿って正孔が流れる時のＰ型ベース層５
の等価抵抗、電圧■２は抵抗Ｒ２の両端電圧であり、ソ
ース電極１４の任意の点ａ点とソース層６の直下の領域
内での任意の点Ｃ点との電位差に相当する。また、抵抗
Ｒｃｈはチャネル７の等価抵抗で、ダイオード３０はｎ
４型ソ一ス層６とＰ型ベース層５の接合面のうちベース
層５中のソース層６の直下の領域内での任意の点Ｃ点近
傍の接合面に相当するＰｎ接合ダイオードであり、電圧
■。
路図を第２図に示す。第２図に付した番号は、第１図と
同一部分に同一番号を付した。各番号を説明すると、抵
抗Ｒ８は矢印２０に沿って電子が流れる時のポリシリコ
ン抵抗膜１２の等価抵抗、電圧■１は抵抗Ｒ８の両端電
圧であり、ａ点とｂ点の電位差に相当する。また抵抗Ｒ
２は矢印２５に沿って正孔が流れる時のＰ型ベース層５
の等価抵抗、電圧■２は抵抗Ｒ２の両端電圧であり、ソ
ース電極１４の任意の点ａ点とソース層６の直下の領域
内での任意の点Ｃ点との電位差に相当する。また、抵抗
Ｒｃｈはチャネル７の等価抵抗で、ダイオード３０はｎ
４型ソ一ス層６とＰ型ベース層５の接合面のうちベース
層５中のソース層６の直下の領域内での任意の点Ｃ点近
傍の接合面に相当するＰｎ接合ダイオードであり、電圧
■。
はダイオード３０の両端電圧、端子ｄはｎ−型ドレイン
層１中の任意の点であるｄ点に相当する。
層１中の任意の点であるｄ点に相当する。
第２図を用いて第１実施例の作用を説明する。
ゲート電極４に印加する電圧Ｖ９ｓを増加し、ドレイン
電極１５に印加する電圧ｖｄｓを増加すると、まずチャ
ネル７を流れる電子電流Ｉｅが増加し、同時に（１）式
に従って正孔電流１ｈも増加する。この時、電圧Ｖ、、
Ｖ２及びＶ、は次式で表せる。
電極１５に印加する電圧ｖｄｓを増加すると、まずチャ
ネル７を流れる電子電流Ｉｅが増加し、同時に（１）式
に従って正孔電流１ｈも増加する。この時、電圧Ｖ、、
Ｖ２及びＶ、は次式で表せる。
Ｖ、−ＩｅＸＲ，・・・・・・・・・（２）Ｖ ｚ ＝
Ｉ ｎ ｘＲｚ −−−（３）Ｖａ
＝Ｖｚ −■＋ ・・・・・・・・・
（４）電圧■４を電子電流Ｉｅで表すために、（１）〜
（４）式を組合わせると次式が得られる。
Ｉ ｎ ｘＲｚ −−−（３）Ｖａ
＝Ｖｚ −■＋ ・・・・・・・・・
（４）電圧■４を電子電流Ｉｅで表すために、（１）〜
（４）式を組合わせると次式が得られる。
■ａ ＝ Ｉ ｅ （ｋ Ｘ Ｒ２Ｒ＋ ） ””
”・・・（５）ここで、従来では、 （ｋＸＲ２ｘＲ＋ ）＞Ｏ−・−・・・−・・（６）で
あるため、常にＶｄ〉０となる。そのため、ダイオード
３０がシリコンよりなるので、室温（約３０° Ｋ）に
おいては約０．７■でオンする。ダイオード３０がオン
すると矢印２５の正孔電流Ｉｈの一部がＣ端→ｂ端の方
向にバイパスし、同時に矢印２０の電子電流１ｅの一部
がｂ端→Ｃ端の方向にバイパスして流れ、この電子、正
孔のバイパスのためにサイリスクの作動原理に基づくラ
ッチアップ現象が発生する。
”・・・（５）ここで、従来では、 （ｋＸＲ２ｘＲ＋ ）＞Ｏ−・−・・・−・・（６）で
あるため、常にＶｄ〉０となる。そのため、ダイオード
３０がシリコンよりなるので、室温（約３０° Ｋ）に
おいては約０．７■でオンする。ダイオード３０がオン
すると矢印２５の正孔電流Ｉｈの一部がＣ端→ｂ端の方
向にバイパスし、同時に矢印２０の電子電流１ｅの一部
がｂ端→Ｃ端の方向にバイパスして流れ、この電子、正
孔のバイパスのためにサイリスクの作動原理に基づくラ
ッチアップ現象が発生する。
また、温度が高くなると、ダイオード３０のオン電圧で
ある０、７（Ｖ）の値が１２５°Ｃにおいては約０．４
（Ｖ）までに低下し、さらに、抵抗Ｒ２はＰ型ベース層
５のバルク抵抗であるから抵抗値が大きくなる。従って
、温度が高くなるとラッチアップが発生する電流値が大
幅に低くなる。以上のように従来技術では＜ｋｘＲｚ
Ｒ１）の値が正であるためにラッチアップが起こりや
すかった。
ある０、７（Ｖ）の値が１２５°Ｃにおいては約０．４
（Ｖ）までに低下し、さらに、抵抗Ｒ２はＰ型ベース層
５のバルク抵抗であるから抵抗値が大きくなる。従って
、温度が高くなるとラッチアップが発生する電流値が大
幅に低くなる。以上のように従来技術では＜ｋｘＲｚ
Ｒ１）の値が正であるためにラッチアップが起こりや
すかった。
本発明のポリシリコン抵抗膜１２による抵抗Ｒ８を次式
に基づいて設計することによって、（ｋＸＲｚ Ｒ３
）≦０・・・・・・・・・（７）Ｖｄ≦０とすることが
でき、電子電流Ｉｅの強さにかかわらずダイオード３０
は順バイアスされることがなく、従来の電子、正孔のバ
イパスに起因するラッチアップを防ぐことができる。す
なわち第１実施例によれば、ラッチアップが完全に防止
された絶縁ゲート型半導体装置が得られる。また、（７
）式が成立しなくても抵抗Ｒ３を付加した分だけ（ｋＸ
Ｒｚ Ｒ＋）が小さくなる為、（５）式から明らかに
ラッチアップが発生する電流値を高くした絶縁ゲート型
半導体装置を得ることができる。
に基づいて設計することによって、（ｋＸＲｚ Ｒ３
）≦０・・・・・・・・・（７）Ｖｄ≦０とすることが
でき、電子電流Ｉｅの強さにかかわらずダイオード３０
は順バイアスされることがなく、従来の電子、正孔のバ
イパスに起因するラッチアップを防ぐことができる。す
なわち第１実施例によれば、ラッチアップが完全に防止
された絶縁ゲート型半導体装置が得られる。また、（７
）式が成立しなくても抵抗Ｒ３を付加した分だけ（ｋＸ
Ｒｚ Ｒ＋）が小さくなる為、（５）式から明らかに
ラッチアップが発生する電流値を高くした絶縁ゲート型
半導体装置を得ることができる。
第３図は本発明の第２実施例の絶縁ゲート型半導体装置
である。第１図と対応する部分には第１図と同一符号を
付した。第２実施例では第１実施例で設けられたポリシ
リコン砥抗膜８を廃し、新たに電圧降下部であるＰ゛型
層４０を第３図に示す如く、ｎ゛型ソース層６の表面上
にボロンを注入することにより形成した。
である。第１図と対応する部分には第１図と同一符号を
付した。第２実施例では第１実施例で設けられたポリシ
リコン砥抗膜８を廃し、新たに電圧降下部であるＰ゛型
層４０を第３図に示す如く、ｎ゛型ソース層６の表面上
にボロンを注入することにより形成した。
このＰ＋型層４０の形成により、第２実施例の絶縁ゲー
ト型半導体装置には、ｎ゛型ソース層６とソース電極１
４との間にＰ” −ｎ”接合ダイオードが設けられたこ
とになる。
ト型半導体装置には、ｎ゛型ソース層６とソース電極１
４との間にＰ” −ｎ”接合ダイオードが設けられたこ
とになる。
第２実施例の電気的な等価回路図を第４図に示す。第４
図では第１実施例での等価回路図における抵抗Ｒ１の代
わりにＰ”−ｎ”接合のツェナーダイオード４２が設け
られている。
図では第１実施例での等価回路図における抵抗Ｒ１の代
わりにＰ”−ｎ”接合のツェナーダイオード４２が設け
られている。
このツェナーダイオード４２の電気的特性はＰ”型層４
０とｎ゛型ソース層６との不純物分布、構造および温度
によって決まる。また、ツェナーダイオード４２の特性
を第５図に示す。
０とｎ゛型ソース層６との不純物分布、構造および温度
によって決まる。また、ツェナーダイオード４２の特性
を第５図に示す。
次に第２実施例の作動を説明する。第２実施例では、第
４図の等価回路から明らかな様にツェナーダイオード４
２は逆方向にバイアスされている。
４図の等価回路から明らかな様にツェナーダイオード４
２は逆方向にバイアスされている。
また、第２実施例においてこのツェナーダイオードの降
下電圧ｖ２は、０．５〜ＩＶである。
下電圧ｖ２は、０．５〜ＩＶである。
ここで第１実施例の抵抗Ｒ４を第２実施例ではツェナー
ダイオード４２に替え、第１実施例の（１）〜（７）式
と同様の考案をすることにより、次式が導き出される。
ダイオード４２に替え、第１実施例の（１）〜（７）式
と同様の考案をすることにより、次式が導き出される。
Ｖｄ＝ＩｅＸｋｘＲ２−ＶＺ ・−・−・・・
・・（８）上記（８）式により、ツェナーダイオード４
２による降下電圧Ｖ２ （第２実施例では０．５〜Ｉ
Ｖ）の電圧の存在により、■４を小さく抑制することが
でき、第２実施例によってもラッチアップ現象の防止構
造を持つ絶縁ゲート型半導体装置を得ることができた。
・・（８）上記（８）式により、ツェナーダイオード４
２による降下電圧Ｖ２ （第２実施例では０．５〜Ｉ
Ｖ）の電圧の存在により、■４を小さく抑制することが
でき、第２実施例によってもラッチアップ現象の防止構
造を持つ絶縁ゲート型半導体装置を得ることができた。
第３実施例の絶縁ゲート型半導体装置の断面図を第６図
に示す。
に示す。
第３実施例では第１実施例のｎ゛型ソース層６を形成し
、図示しない酸化膜をエツチングで除去した後に、ｎ゛
型ソース層６のゲート電極４側の端部のみを開口するよ
うに、ゲート電極４と図示しない酸化膜によってマスク
する。そして、ボロンイオンを低濃度注入することによ
ってｎ゛型ソース層６の一部に電圧降下部であるｎ型ソ
ース層５０を形成した。その後、上記酸化膜をエツチン
グした後、ＣＶＤによる酸化膜形成とエツチングにより
層間絶縁膜１０を形成し、さらにアルミ膜の蒸着、パタ
ーンニングによりソース電極１４を形成した。最後に基
板ｌの裏面に金属膜の蒸着によりドレイン電極１５を形
成して第３実施例の絶縁ゲート型半導体装置を得ること
ができた。
、図示しない酸化膜をエツチングで除去した後に、ｎ゛
型ソース層６のゲート電極４側の端部のみを開口するよ
うに、ゲート電極４と図示しない酸化膜によってマスク
する。そして、ボロンイオンを低濃度注入することによ
ってｎ゛型ソース層６の一部に電圧降下部であるｎ型ソ
ース層５０を形成した。その後、上記酸化膜をエツチン
グした後、ＣＶＤによる酸化膜形成とエツチングにより
層間絶縁膜１０を形成し、さらにアルミ膜の蒸着、パタ
ーンニングによりソース電極１４を形成した。最後に基
板ｌの裏面に金属膜の蒸着によりドレイン電極１５を形
成して第３実施例の絶縁ゲート型半導体装置を得ること
ができた。
第３実施例では、ｎ゛型ソース層６中のゲート電極４側
にｎ型ソース層５０を設けることにより、このｎ型ソー
ス層５０がｎ′″型ソース層６中での電子電流■ｅの抵
抗となる。
にｎ型ソース層５０を設けることにより、このｎ型ソー
ス層５０がｎ′″型ソース層６中での電子電流■ｅの抵
抗となる。
第３実施例の等価回路図は、第２図に示す第１実施例の
等価回路図とほぼ同一であり、第３実施例では抵抗Ｒ１
はｎ型ソースＪｉ ５’０の抵抗に相当している。よっ
て第３実施例の作用は、第１実施例と全く同様である。
等価回路図とほぼ同一であり、第３実施例では抵抗Ｒ１
はｎ型ソースＪｉ ５’０の抵抗に相当している。よっ
て第３実施例の作用は、第１実施例と全く同様である。
第３実施例を採用することにより、電圧降下部であるｎ
型ソース層５０をｎ＋型ソース層６中に形成させること
ができ、第１実施例と比較して薄膜化させることができ
た。
型ソース層５０をｎ＋型ソース層６中に形成させること
ができ、第１実施例と比較して薄膜化させることができ
た。
本発明の第４実施例を第７図に示す。第４実施例では、
ｎ′″型ソースＮ６の形成後、図示しない酸化膜をエツ
チング除去することなしでｎ“型ソース層６に低濃度の
ボロンを注入し、ｎ′″型ソース層６全体に電圧降下部
であるｎ型ソース層５６を形成した。
ｎ′″型ソースＮ６の形成後、図示しない酸化膜をエツ
チング除去することなしでｎ“型ソース層６に低濃度の
ボロンを注入し、ｎ′″型ソース層６全体に電圧降下部
であるｎ型ソース層５６を形成した。
第４実施例の等価回路図もまた第２図の等価回路図とほ
ぼ同一であり、第２図における抵抗Ｒ。
ぼ同一であり、第２図における抵抗Ｒ。
が第４実施例では、比較的低濃度のｎ型ソース層５６に
よるやや大きい抵抗に相当する。
よるやや大きい抵抗に相当する。
第４実施例の作用もまた第１実施例の作用と全く同様で
ある。
ある。
第４実施例を採用することによって新たに酸化膜による
マスクを形成することなしで電圧降下部を形成すること
ができる。
マスクを形成することなしで電圧降下部を形成すること
ができる。
本発明の第５実施例を第８図に示す。第５実施例では、
第８図に示す如く絶縁膜１０のソース層６に相当する部
分を開口し、電圧降下部１２を形成した。
第８図に示す如く絶縁膜１０のソース層６に相当する部
分を開口し、電圧降下部１２を形成した。
第５実施例の等価回路図もまた第２図の等価回路図と同
一である。
一である。
第５実施例の作用もまた第１実施例の作用と全く同様で
ある。
ある。
第５実施例を採用することによって必要な個所のみに電
圧降下部１２を設けることができた。さらに、ベース層
５とソース層６の接合表面部７０を絶縁膜１０で保護す
ることができた。
圧降下部１２を設けることができた。さらに、ベース層
５とソース層６の接合表面部７０を絶縁膜１０で保護す
ることができた。
第１実施例では、ポリシリコン抵抗膜１２を使用したが
、ポリシリコンに限定されず所定の抵抗率さえ備えてお
ればよく、例えばシリサイド、合金、金属、他の半導体
等でも良い。
、ポリシリコンに限定されず所定の抵抗率さえ備えてお
ればよく、例えばシリサイド、合金、金属、他の半導体
等でも良い。
また、ポリシリコン抵抗膜１２は第１図に示す位置でな
くても少なくともソース電極とｎ＋型ソース層との間、
またはソース層中に形成され、前記した所定の抵抗値さ
え持っておればよい。また本発明は各部の導電型を上記
実施例とは逆にした場合にも勿論有効である。
くても少なくともソース電極とｎ＋型ソース層との間、
またはソース層中に形成され、前記した所定の抵抗値さ
え持っておればよい。また本発明は各部の導電型を上記
実施例とは逆にした場合にも勿論有効である。
本発明を採用することによって、絶縁ゲート型半導体装
置のラッチアップ現象を防止することができる。
置のラッチアップ現象を防止することができる。
第１図は本発明の第１実施例の絶縁ゲート型半導体装置
の構造図、第２図は第１実施例の作動を説明する等価回
路図、第３図は本発明の第２実施例の絶縁ゲート型半導
体装置の構造図、第４図は第２実施例の作動を説明する
等価回路図、第５図は第２実施例のツェナーダイオード
の電気的特性図、第６図は第３実施例の絶縁ゲート型半
導体装置の断面図、第７図は第４実施例の絶縁ゲート型
半導体装置の断面図、第８図は第５実施例の絶縁ゲート
型半導体装置の断面図である。 １・・・半導体基板、２・・・半導体層、４・・・ゲー
ト電極、５・・・ベース層、６・・・ソース層、７・・
・チャネル領域、１２・・・電圧降下部、１４・・・ソ
ース電極、１５・・・ドレイン電極。 代理人弁理士 岡 部 隆 第２因 第４図 □・ 第７図
の構造図、第２図は第１実施例の作動を説明する等価回
路図、第３図は本発明の第２実施例の絶縁ゲート型半導
体装置の構造図、第４図は第２実施例の作動を説明する
等価回路図、第５図は第２実施例のツェナーダイオード
の電気的特性図、第６図は第３実施例の絶縁ゲート型半
導体装置の断面図、第７図は第４実施例の絶縁ゲート型
半導体装置の断面図、第８図は第５実施例の絶縁ゲート
型半導体装置の断面図である。 １・・・半導体基板、２・・・半導体層、４・・・ゲー
ト電極、５・・・ベース層、６・・・ソース層、７・・
・チャネル領域、１２・・・電圧降下部、１４・・・ソ
ース電極、１５・・・ドレイン電極。 代理人弁理士 岡 部 隆 第２因 第４図 □・ 第７図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板と、 この基板上に形成された低不純物濃度の第２導電型の半
導体層と、 この半導体層の表面に形成された第１導電型のベース層
と、 このベース層表面にその端部に自己整合された状態でチ
ャンネル領域が残るように形成された第２導電型のソー
ス層と、 ゲート電極と、 ソース電極と、 ドレイン電極とを有する絶縁ゲート型半導体装置におい
て、 少なくとも前記ソース層または前記ソース層と前記ソー
ス電極との間のどちらか一方に電圧降下部を設けること
を特徴とする絶縁ゲート型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63093692A JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
| US07/221,354 US4985743A (en) | 1987-07-21 | 1988-07-19 | Insulated gate bipolar transistor |
| DE3824836A DE3824836C2 (de) | 1987-07-21 | 1988-07-21 | Isolierschicht-Bipolartransistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-181809 | 1987-07-21 | ||
| JP18180987 | 1987-07-21 | ||
| JP63093692A JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103876A true JPH01103876A (ja) | 1989-04-20 |
| JP2786196B2 JP2786196B2 (ja) | 1998-08-13 |
Family
ID=26434994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63093692A Expired - Lifetime JP2786196B2 (ja) | 1987-07-21 | 1988-04-15 | 絶縁ゲート型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4985743A (ja) |
| JP (1) | JP2786196B2 (ja) |
| DE (1) | DE3824836C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014162498A1 (ja) * | 2013-04-02 | 2014-10-09 | トヨタ自動車株式会社 | トレンチゲート電極を利用するｉｇｂｔ |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH0793434B2 (ja) * | 1989-05-23 | 1995-10-09 | 株式会社東芝 | 半導体装置 |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2862027B2 (ja) * | 1991-03-12 | 1999-02-24 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP2833610B2 (ja) * | 1991-10-01 | 1998-12-09 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP3163820B2 (ja) * | 1992-07-28 | 2001-05-08 | 富士電機株式会社 | 半導体装置 |
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
| JP3334290B2 (ja) * | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
| US5455442A (en) * | 1993-11-17 | 1995-10-03 | Harris Corporation | COMFET switch and method |
| US5608616A (en) * | 1993-12-07 | 1997-03-04 | Nippondenso Co., Ltd. | Power converter |
| JP3223671B2 (ja) * | 1993-12-07 | 2001-10-29 | 株式会社デンソー | 車両用交流発電機の三相全波整流器 |
| US5780953A (en) * | 1993-12-07 | 1998-07-14 | Nippondenso Co., Ltd. | Alternator |
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| JPH08331773A (ja) * | 1995-03-31 | 1996-12-13 | Nippondenso Co Ltd | 車両用電源システム |
| JPH10335649A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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| DE10026742B4 (de) | 2000-05-30 | 2007-11-22 | Infineon Technologies Ag | In beide Richtungen sperrendes Halbleiterschaltelement |
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| CN105609548A (zh) * | 2015-12-25 | 2016-05-25 | 电子科技大学 | 一种半导体器件及其制造方法 |
| TWI804736B (zh) * | 2020-03-25 | 2023-06-11 | 立錡科技股份有限公司 | 具有橫向絕緣閘極雙極性電晶體之功率元件及其製造方法 |
Citations (1)
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|---|---|---|---|---|
| JPS62266871A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Electric Co Ltd | たて形ｍｏｓｆｅｔ |
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| DE3114971A1 (de) * | 1980-04-14 | 1982-01-14 | Supertex, Inc., 94086 Sunnyvale, Calif. | Dmos-halbleiterbauelement |
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| FR2554941B1 (fr) * | 1983-11-16 | 1989-05-19 | Desgorces Jean | Carte accreditive et son procede d'utilisation |
| JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1988
- 1988-04-15 JP JP63093692A patent/JP2786196B2/ja not_active Expired - Lifetime
- 1988-07-19 US US07/221,354 patent/US4985743A/en not_active Expired - Lifetime
- 1988-07-21 DE DE3824836A patent/DE3824836C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62266871A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Electric Co Ltd | たて形ｍｏｓｆｅｔ |
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| WO2014162498A1 (ja) * | 2013-04-02 | 2014-10-09 | トヨタ自動車株式会社 | トレンチゲート電極を利用するｉｇｂｔ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3824836A1 (de) | 1989-02-02 |
| DE3824836C2 (de) | 1996-02-22 |
| US4985743A (en) | 1991-01-15 |
| JP2786196B2 (ja) | 1998-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |