JPS60236265A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS60236265A JPS60236265A JP9244484A JP9244484A JPS60236265A JP S60236265 A JPS60236265 A JP S60236265A JP 9244484 A JP9244484 A JP 9244484A JP 9244484 A JP9244484 A JP 9244484A JP S60236265 A JPS60236265 A JP S60236265A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、導電変調型ＭＯ８ＦＥＴに関する。
近年、電力用スイッチング素子として、ＤＳＡ（Ｄｉｆ
ｆｕｓｉｏｎ ３ｅｌｆ Ａｌｉｇｎ）法によりソース
およびチャネル領域を形成するパワーＭＯ８ＦＥＴが市
場に現れている。しかしこの素子は１０００Ｖ以上の高
耐圧ではオン抵抗が高くなってしまい、大電流を流すこ
とが難しい。
ｆｕｓｉｏｎ ３ｅｌｆ Ａｌｉｇｎ）法によりソース
およびチャネル領域を形成するパワーＭＯ８ＦＥＴが市
場に現れている。しかしこの素子は１０００Ｖ以上の高
耐圧ではオン抵抗が高くなってしまい、大電流を流すこ
とが難しい。
これに代わる有力な素子として、ドレイン領域にソース
とは逆の導電型層を設ｉノることにより高抵抗層に導電
変調を起こさせてオン抵抗を下げるようにした、いわゆ
る導電変調型ＭＯ８ＦＥＴが知られている。その基本的
な構造を第１図に示す。
とは逆の導電型層を設ｉノることにより高抵抗層に導電
変調を起こさせてオン抵抗を下げるようにした、いわゆ
る導電変調型ＭＯ８ＦＥＴが知られている。その基本的
な構造を第１図に示す。
１１はｐ＋−８ｉ基板であって、この上に低不純物濃度
の高抵抗ｎ一層１２が形成され、このｎ−１ｉ１２の表
面にＤＳＡ法によりｐベース層１３とｎ“ソース層１４
が形成されている。即ちｐベース層１３を拡散形成した
拡散窓をそのままｎ＋ソース層１４の拡散窓の一部とし
て用いて二重拡散することにより、ｐベース層１３の端
部に自己整合的にチャネル領域１９を残した状態でｎ＋
ソース層１４が形成される。そして、チャネル領域１９
上にはゲート絶縁１１１５を介してゲート電極１６が形
成され、ソース層１４下にはベース層１３に同時にオー
ミックコンタクトするソース電極１７が形成される。基
板１１の裏面にはドレイン電極１８が形成されている。
の高抵抗ｎ一層１２が形成され、このｎ−１ｉ１２の表
面にＤＳＡ法によりｐベース層１３とｎ“ソース層１４
が形成されている。即ちｐベース層１３を拡散形成した
拡散窓をそのままｎ＋ソース層１４の拡散窓の一部とし
て用いて二重拡散することにより、ｐベース層１３の端
部に自己整合的にチャネル領域１９を残した状態でｎ＋
ソース層１４が形成される。そして、チャネル領域１９
上にはゲート絶縁１１１５を介してゲート電極１６が形
成され、ソース層１４下にはベース層１３に同時にオー
ミックコンタクトするソース電極１７が形成される。基
板１１の裏面にはドレイン電極１８が形成されている。
この導電変調型ＭＯ８ＦＥＴでは、ソース層１４からチ
ャネル領域１９を通ってｎ一層１２に注入される電子電
流に対して、ｐ＋基板１１から正孔注入が起こり、この
結果ｎ一層１２には多量のキャリア蓄積による導電変調
が起こる。ｎ一層１２に注入された正孔電流はｐベース
層１３のソース層１４直下を通り、ソース電極１７へ抜
ける。
ャネル領域１９を通ってｎ一層１２に注入される電子電
流に対して、ｐ＋基板１１から正孔注入が起こり、この
結果ｎ一層１２には多量のキャリア蓄積による導電変調
が起こる。ｎ一層１２に注入された正孔電流はｐベース
層１３のソース層１４直下を通り、ソース電極１７へ抜
ける。
この構造はサイリスタと似ているがサイリスタ動作はし
ない。ソース電極１７がｐベース層１３とｎ＋ソース層
１４を短絡してサイリスタ動作を阻止しており、ゲート
・ソース間電圧を零とすれば素子はターンオフする。ま
たこの構造は従来のパワーＭＯ８ＦＥＴとも似ているが
、ドレイン領域にパワーＭＯ８ＦＥＴとは逆の導電型層
を設けて、バイポーラ動作を行なわせている点で異なる
。
ない。ソース電極１７がｐベース層１３とｎ＋ソース層
１４を短絡してサイリスタ動作を阻止しており、ゲート
・ソース間電圧を零とすれば素子はターンオフする。ま
たこの構造は従来のパワーＭＯ８ＦＥＴとも似ているが
、ドレイン領域にパワーＭＯ８ＦＥＴとは逆の導電型層
を設けて、バイポーラ動作を行なわせている点で異なる
。
この導電変調型ＭＯ８ＦＥＴは、高耐圧化した場合にも
、従来のパワーＭＯ８ＦＥＴに比べて導電変調の結果と
して十分低いオン抵抗が得られる。
、従来のパワーＭＯ８ＦＥＴに比べて導電変調の結果と
して十分低いオン抵抗が得られる。
しかしながらこの導電変調型ＭＯ８ＦＥＴにも未だ問題
がある。即ち素子を流れる電流密度が大きくなると、ソ
ース層１４下の横方向抵抗による電圧降下が大きくなる
。そしてｐベース層１３とｎ＋ソース層１４の間が順バ
イアスされるようになるとサイリスタ動作に入り、ゲー
ト・ソース間バイアスを零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
がある。即ち素子を流れる電流密度が大きくなると、ソ
ース層１４下の横方向抵抗による電圧降下が大きくなる
。そしてｐベース層１３とｎ＋ソース層１４の間が順バ
イアスされるようになるとサイリスタ動作に入り、ゲー
ト・ソース間バイアスを零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
この問題を解決するために従来は、第２図に示すように
、深い０１層２０を拡散形成して、ｐベース層１３の抵
抗を下げることが行われている。
、深い０１層２０を拡散形成して、ｐベース層１３の抵
抗を下げることが行われている。
しかしこの方法だけでは、十分高い電流密度までラッチ
アップ現象を防ぐことができない。
アップ現象を防ぐことができない。
（発明の目的）
本発明は上記の点に鑑みてなされたもので、パターン設
計により効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型ＭＯ８ＦＥＴを提供するこ
とを目的とする。
計により効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型ＭＯ８ＦＥＴを提供するこ
とを目的とする。
本発明は、第１導電型半導体基板に高抵抗の第２導電型
半導体層が形成され、この半導体層にＤＳＡ法により第
１導電型ベース層とその表面に第２導電型ソース層が形
成される導電変調型ＭＯ８ＦＥＴにおいて、ゲート電極
下の第２導電型半導体層により隔てられて対向する第１
導電型ベース層の間隔を２０μＴｒＬ以下に設定したこ
とを特徴とする。
半導体層が形成され、この半導体層にＤＳＡ法により第
１導電型ベース層とその表面に第２導電型ソース層が形
成される導電変調型ＭＯ８ＦＥＴにおいて、ゲート電極
下の第２導電型半導体層により隔てられて対向する第１
導電型ベース層の間隔を２０μＴｒＬ以下に設定したこ
とを特徴とする。
本発明は次のような考察から導かれたものである。第１
図、第２図に示すような導電変調型ＭＯ３ＦＥＴにおい
て、オン時にはｎ一層１２の全体で導電変調が起こり、
一様に電流が流れる。この電流の内ラッチングに寄与す
るのは、前述のようにゲート電極１６下のｐベース層１
３がない領域からｐベース層１３に注入されてｎ１ソ一
ス層１４下を横方向に流れる電流成分である。このこと
から、ゲート電極１６下のベース１１３の対向開隔を小
さくすればラッチアップ現象を生じ難くすることができ
るのである。このベース層間隔を２０μｍ以下に限定す
る理由については、以下の実施例で明らかにする。
図、第２図に示すような導電変調型ＭＯ３ＦＥＴにおい
て、オン時にはｎ一層１２の全体で導電変調が起こり、
一様に電流が流れる。この電流の内ラッチングに寄与す
るのは、前述のようにゲート電極１６下のｐベース層１
３がない領域からｐベース層１３に注入されてｎ１ソ一
ス層１４下を横方向に流れる電流成分である。このこと
から、ゲート電極１６下のベース１１３の対向開隔を小
さくすればラッチアップ現象を生じ難くすることができ
るのである。このベース層間隔を２０μｍ以下に限定す
る理由については、以下の実施例で明らかにする。
本発明によれば、パターン設計によって簡単且つ効果的
に導電変調型ＭＯ８ＦＥＴのラッチアップ現象を抑制す
ることができる。
に導電変調型ＭＯ８ＦＥＴのラッチアップ現象を抑制す
ることができる。
（発明の実施例）
本発明の実施例を以下に説明する。第３図は一実施例の
導電変調型ＭＯ８ＦＥＴを示すもので、（ａ）は平面図
（但し電極は省略）、（ｂ）は（ａ）のＡ−／Ｍ断面図
である。この実施例はベース層がストライプ状に基板上
に形成された例である。第１図、第２図と対応する部分
にはそれらと同じ符号を付しである。これを１造工程に
従って説明する。ｐ”ｓ＋基板１１を用意し、これにエ
ピタキシャル成長により低不純物濃度で比抵抗５０Ωυ
以上のｎ一層１２を１００μｍ程度形成する。次にこの
ｎ一層１２の表面を酸化してゲート駿化膜１５を形成し
、その上に５０００人のポリＳ１膜によるゲート電極１
６を形成する。この後ゲート電極１６をマスクとしてボ
ロンを８μｍ程度拡散してｐベース層１３を形成する。
導電変調型ＭＯ８ＦＥＴを示すもので、（ａ）は平面図
（但し電極は省略）、（ｂ）は（ａ）のＡ−／Ｍ断面図
である。この実施例はベース層がストライプ状に基板上
に形成された例である。第１図、第２図と対応する部分
にはそれらと同じ符号を付しである。これを１造工程に
従って説明する。ｐ”ｓ＋基板１１を用意し、これにエ
ピタキシャル成長により低不純物濃度で比抵抗５０Ωυ
以上のｎ一層１２を１００μｍ程度形成する。次にこの
ｎ一層１２の表面を酸化してゲート駿化膜１５を形成し
、その上に５０００人のポリＳ１膜によるゲート電極１
６を形成する。この後ゲート電極１６をマスクとしてボ
ロンを８μｍ程度拡散してｐベース層１３を形成する。
次いでゲート電極１６による窓の中央部のみを酸化膜（
゛図示せず）で覆い、この酸化膜とゲート電極１６をマ
スクとしてソース層形成のためのドーズ量５Ｘ１０１６
／ｉのＡｓイオン注入を行ない、熱処理してｎ＋ソース
層１４を形成する。この後ＣＶＤにより全面に酸化膜（
図示せず）を形成し、これにコンタクトホールを開けて
Ａβ膜の蒸着、バターニングによりソース電極１７を形
成する。
゛図示せず）で覆い、この酸化膜とゲート電極１６をマ
スクとしてソース層形成のためのドーズ量５Ｘ１０１６
／ｉのＡｓイオン注入を行ない、熱処理してｎ＋ソース
層１４を形成する。この後ＣＶＤにより全面に酸化膜（
図示せず）を形成し、これにコンタクトホールを開けて
Ａβ膜の蒸着、バターニングによりソース電極１７を形
成する。
最後に基板裏面にＶ−Ｎｉ−Ａｕ膜の蒸着によりドレイ
ン電極１８を形成する。
ン電極１８を形成する。
この実施例では、ゲート電極１６下のｐベース層１３の
対向距離ａを２０μｍ以下と小さく設定したことが特徴
である。第４図はベース層１３間の対向距離ａ（μｍ）
とラッチアップを生じることなくゲートでターンオフす
ることができる電流密度ＩＬ （Ａ／ｃｊ）の関係を測
定した実験データである。この関係は本発明者らが始め
て明らかにしたものであり、このデータからａ−２０μ
ｍ以下であれば、ｌｔ−７５０Ａ／ｃｄまで流してもラ
ッチングを生じない。ＩＬ−７５０Ａ／（Ｊｌは次のよ
うな意味がある。即ちこの種の導電変調型ＭＯ８ＦＥＴ
は通常動作電流密度が１００Ａ／ｉである。これに３倍
の動作余裕を見込んで３００Ａ／ｄまで流せることが必
要となる。一方、周囲濃度が高くなるとラッチアップを
生じ易くなり、１２５℃では、常温（２５℃）での電流
密度の１／２゜５でラッチアップを生じる。従って１２
５℃までラッチアップを生じないで動作させるための最
大定格電流密度として、３００Ｘ２．５−７５０（Ａ／
ａりが必要となるのである。
対向距離ａを２０μｍ以下と小さく設定したことが特徴
である。第４図はベース層１３間の対向距離ａ（μｍ）
とラッチアップを生じることなくゲートでターンオフす
ることができる電流密度ＩＬ （Ａ／ｃｊ）の関係を測
定した実験データである。この関係は本発明者らが始め
て明らかにしたものであり、このデータからａ−２０μ
ｍ以下であれば、ｌｔ−７５０Ａ／ｃｄまで流してもラ
ッチングを生じない。ＩＬ−７５０Ａ／（Ｊｌは次のよ
うな意味がある。即ちこの種の導電変調型ＭＯ８ＦＥＴ
は通常動作電流密度が１００Ａ／ｉである。これに３倍
の動作余裕を見込んで３００Ａ／ｄまで流せることが必
要となる。一方、周囲濃度が高くなるとラッチアップを
生じ易くなり、１２５℃では、常温（２５℃）での電流
密度の１／２゜５でラッチアップを生じる。従って１２
５℃までラッチアップを生じないで動作させるための最
大定格電流密度として、３００Ｘ２．５−７５０（Ａ／
ａりが必要となるのである。
こうして本実施例によれば、ベース層間距離を２０μｍ
以下とすることによって、７５０Ａ／ａ＋１までラッチ
アップを生じない導電変調型ＭＯ８ＦＥＴが得られる。
以下とすることによって、７５０Ａ／ａ＋１までラッチ
アップを生じない導電変調型ＭＯ８ＦＥＴが得られる。
また例えば、上記実施例においてゲート電極１６の幅を
２０μｍに設定すれば、ｐベース層１３間の対向距離ａ
は７〜１０μｍとなり、第４図から、約１５００Ａ／ｃ
Ｉｉまで流せる導電変調型ＭＯ３ＦＥＴが得られる。
２０μｍに設定すれば、ｐベース層１３間の対向距離ａ
は７〜１０μｍとなり、第４図から、約１５００Ａ／ｃ
Ｉｉまで流せる導電変調型ＭＯ３ＦＥＴが得られる。
第５図は本発明の別の実施例を示すもので、（ａ）は平
面図、（ｂ）は（ａ）のＢ−８膜断面図である。この実
施例でも第１図、第２図と対応する部分にはそれらと同
じ符号を付しである。この実施例ではｐベース層１３が
ストライブ状ではなく、島状に複数個配列されている。
面図、（ｂ）は（ａ）のＢ−８膜断面図である。この実
施例でも第１図、第２図と対応する部分にはそれらと同
じ符号を付しである。この実施例ではｐベース層１３が
ストライブ状ではなく、島状に複数個配列されている。
この場合には周期的に現れるｐベース層１３の相対向す
る距離のうち、第５図（ａ）に示すように最大値となる
距離ａを２０μｍ以下にすればよい。同様に第６図のよ
うなｐベース層の配置の場合には、図中に示した対向距
離ａを２０μｍ以下にすればよい。
る距離のうち、第５図（ａ）に示すように最大値となる
距離ａを２０μｍ以下にすればよい。同様に第６図のよ
うなｐベース層の配置の場合には、図中に示した対向距
離ａを２０μｍ以下にすればよい。
また本発明は、第２図のようにソース層下にｐ“層を拡
散形成する技術を組合わせた場合も有効である。
散形成する技術を組合わせた場合も有効である。
また以上では、ｐ”Ｓｉ基板１１を出発基板とする場合
を説明したが、ｎ一層１２を出発基板としてドレインと
なるｐ＋層を拡散により形成する場合にも本発明は有効
である。
を説明したが、ｎ一層１２を出発基板としてドレインと
なるｐ＋層を拡散により形成する場合にも本発明は有効
である。
第１図は一般的な導電変調型ＭＯ８ＦＥＴを示す断面図
、第２図はこれを改良した導電変調型ＭＯ８ＦＥＴを示
す断面図、第３図（ａ）、（ｂ）は本発明の一実施例の
導電変調型ＭＯ８ＦＥＴを示す平面図とそのＡ−Ａ−断
面図、第４図は本発明の詳細な説明するための実験デー
タを示す図、第５図（ａ＞、（ｂ）は本発明の別の実施
例の導電変調型ＭＯ８ＦＥＴを示す平面図とそのＢ−Ｂ
′断面図、第６図は更に別の実施例の導電変調型ＭＯ３
ＦＥＴを示す平面図である。 １１−＝ ｌ） ” Ｓ ｉ基板、１２−ｎ一層、１３
−。 ベース層、１４・・・ｎ１ソ一ス層、１５・・・ゲー］
・酸化膜、１６・・・ゲート電極、１７・・・ソース電
極、１８・・・ドレイン電極、１９・・・チャネル領域
。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 ａ（Ｐ兜） 第５図 第６図 手続補正書 昭和 昨ｏ、１．ｃ１ 日 特許庁長官 志賀 学 殿 １、事件の表示 特願昭５９−９２４４４ 号 ２、発明の名称 導電変調型ＭＯ８Ｆ Ｅ Ｔ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５、自発補正 明細園、図＠ １゛＼ ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）明細書第５頁第８行の「第１導電型ベース層」を
［ストライプ状の第１導電型ベース層」と訂正する。 （３）同第９頁第５行〜第１１行の記載「第５図は・・
・すればよい。」を削除する。 （４）同第１０頁第９行〜第１３行の「実験データを示
す図、第５図は・・・平面図である。」を［実験データ
を示す図である。、Ｉ５と訂正する。 （５）図面中、第５図（ａ）、（ｂ）及び第６図を削除
する。 □ ２、特許請求の範囲 第１導電型半導体基板と、この基板上に形成さｈた高抵
抗の第２導電型半導体層と、この半導体−の表面に拡散
形成された入ヒΣＬ乙児１第１導電型ベース層と、この
ベース層形成に用いた拡散叡を用いて拡散形成された第
２導電型ソース層と、二のソース層と前記ベース層の不
純物拡散深さの旧違により基板表面に形成されるチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
と、特記ソース層とベース層の双方にオーミックコンタ
クトするソース電極と、前記基板の裏面に形成きれたト
レイン電極とを備えた導電変調型ＭＯ８ＦＥＴにおいて
、前記ゲート電極下の第２導電型寥導体層により隔てら
れて対向する前記ベース履用の距離を２０μｍ以下に設
定したことを特徴とする導電変調型ＭＯ８ＦＥＴ０
、第２図はこれを改良した導電変調型ＭＯ８ＦＥＴを示
す断面図、第３図（ａ）、（ｂ）は本発明の一実施例の
導電変調型ＭＯ８ＦＥＴを示す平面図とそのＡ−Ａ−断
面図、第４図は本発明の詳細な説明するための実験デー
タを示す図、第５図（ａ＞、（ｂ）は本発明の別の実施
例の導電変調型ＭＯ８ＦＥＴを示す平面図とそのＢ−Ｂ
′断面図、第６図は更に別の実施例の導電変調型ＭＯ３
ＦＥＴを示す平面図である。 １１−＝ ｌ） ” Ｓ ｉ基板、１２−ｎ一層、１３
−。 ベース層、１４・・・ｎ１ソ一ス層、１５・・・ゲー］
・酸化膜、１６・・・ゲート電極、１７・・・ソース電
極、１８・・・ドレイン電極、１９・・・チャネル領域
。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 第４図 ａ（Ｐ兜） 第５図 第６図 手続補正書 昭和 昨ｏ、１．ｃ１ 日 特許庁長官 志賀 学 殿 １、事件の表示 特願昭５９−９２４４４ 号 ２、発明の名称 導電変調型ＭＯ８Ｆ Ｅ Ｔ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 ５、自発補正 明細園、図＠ １゛＼ ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）明細書第５頁第８行の「第１導電型ベース層」を
［ストライプ状の第１導電型ベース層」と訂正する。 （３）同第９頁第５行〜第１１行の記載「第５図は・・
・すればよい。」を削除する。 （４）同第１０頁第９行〜第１３行の「実験データを示
す図、第５図は・・・平面図である。」を［実験データ
を示す図である。、Ｉ５と訂正する。 （５）図面中、第５図（ａ）、（ｂ）及び第６図を削除
する。 □ ２、特許請求の範囲 第１導電型半導体基板と、この基板上に形成さｈた高抵
抗の第２導電型半導体層と、この半導体−の表面に拡散
形成された入ヒΣＬ乙児１第１導電型ベース層と、この
ベース層形成に用いた拡散叡を用いて拡散形成された第
２導電型ソース層と、二のソース層と前記ベース層の不
純物拡散深さの旧違により基板表面に形成されるチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
と、特記ソース層とベース層の双方にオーミックコンタ
クトするソース電極と、前記基板の裏面に形成きれたト
レイン電極とを備えた導電変調型ＭＯ８ＦＥＴにおいて
、前記ゲート電極下の第２導電型寥導体層により隔てら
れて対向する前記ベース履用の距離を２０μｍ以下に設
定したことを特徴とする導電変調型ＭＯ８ＦＥＴ０
Claims (1)
- 第１導電型半導体基板と、この基板上に形成された高抵
抗の第２導電型半導体層と、この半導体層の表面に拡散
形成された第１導電型ベース層と、このベース層形成に
用いた拡散窓を用いて拡散形成された第２導電型ソース
層と、このソース層と前記ベース層の不純物拡散深さの
相違により基板表面に形成されるチャネル領域上にゲー
ト絶縁膜を介して形成されたゲート電極と、前記ソース
層とベース層の双方にオーミックコンタクトするソース
？を極と、前記基板の裏面に形成されたトレイン電極と
を備えた導電変調型ＭＯ８Ｆ Ｅ Ｔにおいて、前記ゲ
ートＮ極下の第２導電型半導体層により隔てられて対向
する前記ベース層間の距離を２０μｍ以下に設定したこ
とを特徴とする導電変調型ＭＯ８ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092444A JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092444A JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10424191A Division JPH0648730B2 (ja) | 1991-05-09 | 1991-05-09 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236265A true JPS60236265A (ja) | 1985-11-25 |
| JP2644989B2 JP2644989B2 (ja) | 1997-08-25 |
Family
ID=14054578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092444A Expired - Lifetime JP2644989B2 (ja) | 1984-05-09 | 1984-05-09 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644989B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262668A (ja) * | 1988-04-13 | 1989-10-19 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPH01265569A (ja) * | 1988-04-15 | 1989-10-23 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02154468A (ja) * | 1988-12-06 | 1990-06-13 | Sanken Electric Co Ltd | 絶縁ゲート電界効果トランジスタ |
| JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
| JP2006086414A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
-
1984
- 1984-05-09 JP JP59092444A patent/JP2644989B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211773A (en) * | 1981-06-16 | 1982-12-25 | Thomson Csf | Semiconductor structure |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262668A (ja) * | 1988-04-13 | 1989-10-19 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPH01265569A (ja) * | 1988-04-15 | 1989-10-23 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02154468A (ja) * | 1988-12-06 | 1990-06-13 | Sanken Electric Co Ltd | 絶縁ゲート電界効果トランジスタ |
| JPH04229660A (ja) * | 1990-05-09 | 1992-08-19 | Internatl Rectifier Corp | 非常に深い濃度増加領域を備えたパワートランジスタデバイス |
| JP2006086414A (ja) * | 2004-09-17 | 2006-03-30 | Fuji Electric Holdings Co Ltd | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2644989B2 (ja) | 1997-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |