JPH02154468A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH02154468A JPH02154468A JP63308043A JP30804388A JPH02154468A JP H02154468 A JPH02154468 A JP H02154468A JP 63308043 A JP63308043 A JP 63308043A JP 30804388 A JP30804388 A JP 30804388A JP H02154468 A JPH02154468 A JP H02154468A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明はマルチセルタイプの絶縁ゲート電界効果トラン
ジスタの高耐圧化構造に関するものである。
ジスタの高耐圧化構造に関するものである。
し従来の技術〕
今日、電力用絶縁ゲート電界効果トランジスタ(・工高
周波スイッチング電源を始めとして広い分野で使用され
ている。従来のCO)種の電界効果トランジスタは第5
図に示すように出発母材となる+1″形餉域1aとその
上面にエピタキシャル成長させて形成したn影領域1b
とから成るドレイン領域1と、n影領域の表面に露出す
る部分を有してn形頭載に包囲されたp影領域から成る
バルク領域2と、バルク領域2の表面vCN出する部分
を有してバルク領域2に包囲された環状のn+形領領域
ら成るソース領域6と、バルク領域2の表面側に絶縁膜
4を介して形成されたゲート電極5と、バルク領域2及
びンース領域3に接触するソース電極(第1の主電極)
6と、ドレイン領域1に接触するドレイン電極(第2の
主電極)7とを有する。
周波スイッチング電源を始めとして広い分野で使用され
ている。従来のCO)種の電界効果トランジスタは第5
図に示すように出発母材となる+1″形餉域1aとその
上面にエピタキシャル成長させて形成したn影領域1b
とから成るドレイン領域1と、n影領域の表面に露出す
る部分を有してn形頭載に包囲されたp影領域から成る
バルク領域2と、バルク領域2の表面vCN出する部分
を有してバルク領域2に包囲された環状のn+形領領域
ら成るソース領域6と、バルク領域2の表面側に絶縁膜
4を介して形成されたゲート電極5と、バルク領域2及
びンース領域3に接触するソース電極(第1の主電極)
6と、ドレイン領域1に接触するドレイン電極(第2の
主電極)7とを有する。
なお、ゲート電極5とソース電極6とは絶縁膜10を介
して電気的に絶縁されている。このように構成された電
界効果トランジスタにおいては、ソース電極6とドレイ
ン電極7との間にドレイン電極7側を正とする電圧vD
8を印加し、さらにゲト電極5にソース電Th6VC対
して正のオン電圧を開方nすると、ゲート電極5の下の
バルク領域6がn形に反転してテヤンイ・ルが形成され
、ドレイン動域1カ)らソース領域6へと主として縦方
向C(ドレイン電流■が流れる。ここで、上記の電圧v
D8が増加すると、第5図に模式的に示すように空乏層
8が拡がる。空乏層8はブレークダウンが生じるまでこ
の電圧を支える。なお空乏層8に、ドレイン領域1とセ
ル領域9(バルク領域6)との間のpn接合力)ら伸び
る空乏層とゲート電極5の電界効果によりゲート電極下
に拡がる空乏層とが一体化したものである。
して電気的に絶縁されている。このように構成された電
界効果トランジスタにおいては、ソース電極6とドレイ
ン電極7との間にドレイン電極7側を正とする電圧vD
8を印加し、さらにゲト電極5にソース電Th6VC対
して正のオン電圧を開方nすると、ゲート電極5の下の
バルク領域6がn形に反転してテヤンイ・ルが形成され
、ドレイン動域1カ)らソース領域6へと主として縦方
向C(ドレイン電流■が流れる。ここで、上記の電圧v
D8が増加すると、第5図に模式的に示すように空乏層
8が拡がる。空乏層8はブレークダウンが生じるまでこ
の電圧を支える。なお空乏層8に、ドレイン領域1とセ
ル領域9(バルク領域6)との間のpn接合力)ら伸び
る空乏層とゲート電極5の電界効果によりゲート電極下
に拡がる空乏層とが一体化したものである。
第5図の電界効果トランジスタは、第6図に示すようV
CCソース職域3それを包囲するバルク領域2カ)ら成
る多数個の島状領域(1以下、セル領域と称する)9が
ドレイン電流域1に形成されているマルチセルタイプの
電界効果トランジスタトナッている。周知のように、セ
ル領域9の4つの角部は図示のよ5vc丸めてはあって
も、直線状の辺部に比べると電界集中が生じ易い。この
ため、高耐圧化を図る土で(・ま不利である。
CCソース職域3それを包囲するバルク領域2カ)ら成
る多数個の島状領域(1以下、セル領域と称する)9が
ドレイン電流域1に形成されているマルチセルタイプの
電界効果トランジスタトナッている。周知のように、セ
ル領域9の4つの角部は図示のよ5vc丸めてはあって
も、直線状の辺部に比べると電界集中が生じ易い。この
ため、高耐圧化を図る土で(・ま不利である。
そこで、本発明の目的は、高耐圧化を図ることができる
マルチセルタイプの絶縁ゲート電界効果トランジスタを
提供することにある。
マルチセルタイプの絶縁ゲート電界効果トランジスタを
提供することにある。
上記目的を達成するための本発明(・ま、バルク領域と
このバルク領域の中に形成されたソース領域とから成る
セル領域がドレイン領域内に島状に配置すしているマル
チセルタイプの絶縁ゲート−電界電界効果トランジスタ
いて、前記セル領域の平面形状は略四角形又は略六角形
であり、前記セル領域の角部が互いに対向するように前
記セル領域が島状に配置されていることを特徴とするマ
ルチセルタイプの絶縁ゲート電界効果トランジスタに係
わるものである。
このバルク領域の中に形成されたソース領域とから成る
セル領域がドレイン領域内に島状に配置すしているマル
チセルタイプの絶縁ゲート−電界電界効果トランジスタ
いて、前記セル領域の平面形状は略四角形又は略六角形
であり、前記セル領域の角部が互いに対向するように前
記セル領域が島状に配置されていることを特徴とするマ
ルチセルタイプの絶縁ゲート電界効果トランジスタに係
わるものである。
本発明によれば、セル領域とドレイン領域とによって形
成されるpn接合に逆方向?−圧が印加されたとき、セ
ル領域の角部とC′i″Lに近接する他のセル領域の角
部との間のドレイン領域が、他のドレイン領域に先たっ
て電界集中を有効に緩和する空乏層によって満たされる
。このため、電界集中の起こり易いセル領域の角部の降
伏電圧が上昇し、結果として電界効果トランジスタの降
伏電圧が上昇する。し力)も、セル領域の辺部に隣接す
るドレイン領域は比較的大面積になるため、ここがドレ
イン電流通路として有効に働き、オン抵抗の増大が防止
される。
成されるpn接合に逆方向?−圧が印加されたとき、セ
ル領域の角部とC′i″Lに近接する他のセル領域の角
部との間のドレイン領域が、他のドレイン領域に先たっ
て電界集中を有効に緩和する空乏層によって満たされる
。このため、電界集中の起こり易いセル領域の角部の降
伏電圧が上昇し、結果として電界効果トランジスタの降
伏電圧が上昇する。し力)も、セル領域の辺部に隣接す
るドレイン領域は比較的大面積になるため、ここがドレ
イン電流通路として有効に働き、オン抵抗の増大が防止
される。
本発明の実施例に係わる絶縁ゲート電界効果トランジス
タを第1図〜第3図に基づいて説明する。
タを第1図〜第3図に基づいて説明する。
本実施例の絶縁ゲート電界効果トランジスタは従来例と
同様にソース領域3とそれを包囲するバルク領域2から
成るセル領域9がドレイン領域1内に島状に点在したマ
ルチセルタイプの絶縁ゲト電界効果トランジスタである
。なお、ソース領域3はバルク領域2内に環状に形成さ
れており、ソース領域6の内側の孔にはバルク領域2が
侵入している。セル領域9は第1図に示すように平面形
状が略正四角形となっており、それぞれ4つの角部とそ
れら角部の間に形成された略直線状の4つの辺部とを有
している。角部に従来例と同様に電界集中を緩和するよ
うに円弧状に丸められている。
同様にソース領域3とそれを包囲するバルク領域2から
成るセル領域9がドレイン領域1内に島状に点在したマ
ルチセルタイプの絶縁ゲト電界効果トランジスタである
。なお、ソース領域3はバルク領域2内に環状に形成さ
れており、ソース領域6の内側の孔にはバルク領域2が
侵入している。セル領域9は第1図に示すように平面形
状が略正四角形となっており、それぞれ4つの角部とそ
れら角部の間に形成された略直線状の4つの辺部とを有
している。角部に従来例と同様に電界集中を緩和するよ
うに円弧状に丸められている。
本実施例の従来例と異なる点は上記のセル領域9の平面
配置にある。即ち、ある1つのセル領域(以下、第1の
セル領域と称する)9の4つの角部にはそれぞれ異った
4つのセル領域(以下、第2のセル領域と称する)9が
近接して配置されている。また、第1のセル領域9と第
2のセル領域9とはその角部で互いに対向しており、第
1のセル領域9と第2のセル領域9との間隔は角部で小
さく、辺部で太きくなっている。なお、4つの第2のセ
ル領域9は第1のセル領域9に対してほぼ等間隔で配置
されている。上記の4つの第2のセル領域9のそれぞれ
もそれ自体を第1のセル領域として、それぞれの4つの
角部には上記の第1のセル領域9を含む4つのセル領域
9が第2のセル領域9となってそれらの角部が近接して
配置されている。
配置にある。即ち、ある1つのセル領域(以下、第1の
セル領域と称する)9の4つの角部にはそれぞれ異った
4つのセル領域(以下、第2のセル領域と称する)9が
近接して配置されている。また、第1のセル領域9と第
2のセル領域9とはその角部で互いに対向しており、第
1のセル領域9と第2のセル領域9との間隔は角部で小
さく、辺部で太きくなっている。なお、4つの第2のセ
ル領域9は第1のセル領域9に対してほぼ等間隔で配置
されている。上記の4つの第2のセル領域9のそれぞれ
もそれ自体を第1のセル領域として、それぞれの4つの
角部には上記の第1のセル領域9を含む4つのセル領域
9が第2のセル領域9となってそれらの角部が近接して
配置されている。
本実施例の電界効果トランジスタでは、ソース電極6と
ドレイン電極7との間にドレイン電極Z側を正とテるト
レイン・ソース間電圧vDSを印加すると、従来例の電
界効果トランジスタと同様に第2図に示す空乏層8が拡
がる。空乏層8はドレイン・ソース間電圧vDSが増大
するにつれてその拡がりが犬きくなる。本実施例では、
ドレインソース間電圧vD8が増加してセル領域9とド
レイン頭載7Vcよって形成されるρn接合の逆方向降
伏電圧VB(セル領域90間隔が十分大きい場合の値)
より小さい所定の電圧■D8□に達したとき、第6図に
模式的に示すように、第1のセル領域9と第2のセル領
域90間隔が小さくなっている角部においてpn接合7
11)ら横方向に延びる空乏層が深く交絡していると見
なせる空乏層8が形成されるよう、第1のセル領域9と
第2のセル領域9との間隔が比較的小さく決定されてい
る。第1のセル領域9と第2のセル領域9とのm」隔が
太きくなっている辺部においては、電圧vDSI団加時
に、第2図に示すようにpn接合力)ら横方向に延びる
空乏層が交絡していないか又は交絡していたとしても比
較的浅い空乏層8が形成される。以上のように、本実施
例の電界効果トランジスタでは、ドレイン・ソース間電
圧vD8を増大すると、ブレークダウンが生じる前にセ
ル領域9の角部が対向した部分のドレイン動域1が他の
ドレイン舶載1に先立ってなめらかに連続した空乏層1
11+:よって満たされる。これによって、電界集中の
起こり易い角部の耐圧が同士し、耐圧の大きい絶縁ゲー
ト電界効果トランジスタを実現できる。一方、第6図に
示す従来の絶縁ゲート電界効果トランジスタに逆方向バ
イアス電圧vD8□を印加したときの角度における空乏
層8の拡が!Slは第5図に模式的に示すように、近接
する2つのセル領域9の角部の対向間隔が太ぎくなって
いるため、空乏層8は電界集中を有効に緩和できるよう
になめらかに連続しない。f、た、従来例であっても、
対向する2つのセル領域9の間隔を小さくすれは、本実
施例のように角部の対向する領域V′c電界集中を緩和
する空乏層を容易に形成でき、耐圧向上の効果はそれな
Vに得られる。
ドレイン電極7との間にドレイン電極Z側を正とテるト
レイン・ソース間電圧vDSを印加すると、従来例の電
界効果トランジスタと同様に第2図に示す空乏層8が拡
がる。空乏層8はドレイン・ソース間電圧vDSが増大
するにつれてその拡がりが犬きくなる。本実施例では、
ドレインソース間電圧vD8が増加してセル領域9とド
レイン頭載7Vcよって形成されるρn接合の逆方向降
伏電圧VB(セル領域90間隔が十分大きい場合の値)
より小さい所定の電圧■D8□に達したとき、第6図に
模式的に示すように、第1のセル領域9と第2のセル領
域90間隔が小さくなっている角部においてpn接合7
11)ら横方向に延びる空乏層が深く交絡していると見
なせる空乏層8が形成されるよう、第1のセル領域9と
第2のセル領域9との間隔が比較的小さく決定されてい
る。第1のセル領域9と第2のセル領域9とのm」隔が
太きくなっている辺部においては、電圧vDSI団加時
に、第2図に示すようにpn接合力)ら横方向に延びる
空乏層が交絡していないか又は交絡していたとしても比
較的浅い空乏層8が形成される。以上のように、本実施
例の電界効果トランジスタでは、ドレイン・ソース間電
圧vD8を増大すると、ブレークダウンが生じる前にセ
ル領域9の角部が対向した部分のドレイン動域1が他の
ドレイン舶載1に先立ってなめらかに連続した空乏層1
11+:よって満たされる。これによって、電界集中の
起こり易い角部の耐圧が同士し、耐圧の大きい絶縁ゲー
ト電界効果トランジスタを実現できる。一方、第6図に
示す従来の絶縁ゲート電界効果トランジスタに逆方向バ
イアス電圧vD8□を印加したときの角度における空乏
層8の拡が!Slは第5図に模式的に示すように、近接
する2つのセル領域9の角部の対向間隔が太ぎくなって
いるため、空乏層8は電界集中を有効に緩和できるよう
になめらかに連続しない。f、た、従来例であっても、
対向する2つのセル領域9の間隔を小さくすれは、本実
施例のように角部の対向する領域V′c電界集中を緩和
する空乏層を容易に形成でき、耐圧向上の効果はそれな
Vに得られる。
しかしながら、従来例の構造では辺部の相互間隔が狭く
なりすぎるためオン抵抗が増大する。本実施例では、角
部の相互mJ隔が狭められるため、この部分ではオン抵
抗が増大するが、逆に辺部の相互IBJ隔が大きくなる
ためオン抵抗は減少する。結果として、トータルのオン
抵抗はセル領域の間隔を狭めていない状態の従来例の絶
縁ゲート電界効果トランジスタと同等の小さい値となる
。
なりすぎるためオン抵抗が増大する。本実施例では、角
部の相互mJ隔が狭められるため、この部分ではオン抵
抗が増大するが、逆に辺部の相互IBJ隔が大きくなる
ためオン抵抗は減少する。結果として、トータルのオン
抵抗はセル領域の間隔を狭めていない状態の従来例の絶
縁ゲート電界効果トランジスタと同等の小さい値となる
。
本実施例月外の構造であっても耐圧を向上さセるCとは
可能である。例えば、本実施例の電界効果トランジスタ
において、第1のセル領域9の代わり VCp影領域か
ら成る内部1” L Rを配置させることが考えられる
。しかしながら、この構造ではチップ士の電界効果トラ
ンジスタの実働面積が減少してし′f、5゜fた、従来
例の電界効果トランジスタにおいて、セル領域9の平面
形状を円形として耐圧を向上することも考えられる。し
力)しながら、この構造ではチャンネル幅(セル領域9
0周辺長)が小さくなジ、電流容量が大きくとれなくな
る。以上のように、本実施例は絶縁ゲート電界効果トラ
ンジスタの高耐圧化構造として最適な構造といえる。
可能である。例えば、本実施例の電界効果トランジスタ
において、第1のセル領域9の代わり VCp影領域か
ら成る内部1” L Rを配置させることが考えられる
。しかしながら、この構造ではチップ士の電界効果トラ
ンジスタの実働面積が減少してし′f、5゜fた、従来
例の電界効果トランジスタにおいて、セル領域9の平面
形状を円形として耐圧を向上することも考えられる。し
力)しながら、この構造ではチャンネル幅(セル領域9
0周辺長)が小さくなジ、電流容量が大きくとれなくな
る。以上のように、本実施例は絶縁ゲート電界効果トラ
ンジスタの高耐圧化構造として最適な構造といえる。
本実施例の効果を要約すると以下のとおりである。
(1)耐圧の弱い点である角部の耐−圧が向干し、高耐
圧の絶縁ゲート電界効果トランジスタを実現できる。
圧の絶縁ゲート電界効果トランジスタを実現できる。
(2) オン抵抗の比較的小さい絶縁ゲート電界効果
トランジスタを実現できる。
トランジスタを実現できる。
(3) 面積効率の良い絶縁ゲート電界効果トランジ
スタが実現できる。
スタが実現できる。
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
け) 第4図に示すようにセル領域9の平面形状を略六
角形としてもよい。
角形としてもよい。
(21オン抵抗を減少するためにセル領域の対向するド
レイン領域上部にエピタキシャル族Jそさせたn形6f
J域1bよりも高濃度のn形αJ域を形成した場合にも
本発明は有効である。
レイン領域上部にエピタキシャル族Jそさせたn形6f
J域1bよりも高濃度のn形αJ域を形成した場合にも
本発明は有効である。
(3)バルク頭載2が部分的に深く形成された周知のデ
ィープベース構造の絶縁ゲート電界効果トランジヌタに
も有効である。
ィープベース構造の絶縁ゲート電界効果トランジヌタに
も有効である。
(4) 本発明(佳セル領域の平面形状が実質的に四
角形またに六角形であれば有効である。例えば、四角形
の角部を実施例のように円弧状にしたり、テーパーを形
成したセル領域であっても有効である。なお、テーパー
を形成した場合[は、それぞれのテーパ一部分が対向す
るように近接する2つのセル領域を配置する。
角形またに六角形であれば有効である。例えば、四角形
の角部を実施例のように円弧状にしたり、テーパーを形
成したセル領域であっても有効である。なお、テーパー
を形成した場合[は、それぞれのテーパ一部分が対向す
るように近接する2つのセル領域を配置する。
上述のようVC本発明によれば、高耐圧化が高水準に達
成され、力)つオン抵抗も比較的小さい絶縁ゲート電界
動床トランジスタを提供することができる。
成され、力)つオン抵抗も比較的小さい絶縁ゲート電界
動床トランジスタを提供することができる。
第1図は本発明の実施例に係わる絶縁ゲート電界効果ト
ランジヌタの半導体基板の表面の一部を示す平面図、 第2図は第1図のu−n線i/i:対応する部分の断面
図、 第6図は第1図のIII −nl線t、/C対応する部
分の断面図、 第4図(・ま変形例の絶縁ゲート電界効果トランジスタ
の半導体基板の表面の一部を示す平面図、第5図は従来
の絶縁ゲート電界効果トランジスタを示す第6図のv−
v線に対応する部分の断面図、 第6図は従来の絶縁ゲート電界効果トランジスタの半導
体基板の表面の一部を示す平面図である。 1・・・半導体基体、2・・・)<ルり領域、3・・・
ンース領域、9・・・セル領域、。 代挫人 尚 封 則 仄 第3図 第4図
ランジヌタの半導体基板の表面の一部を示す平面図、 第2図は第1図のu−n線i/i:対応する部分の断面
図、 第6図は第1図のIII −nl線t、/C対応する部
分の断面図、 第4図(・ま変形例の絶縁ゲート電界効果トランジスタ
の半導体基板の表面の一部を示す平面図、第5図は従来
の絶縁ゲート電界効果トランジスタを示す第6図のv−
v線に対応する部分の断面図、 第6図は従来の絶縁ゲート電界効果トランジスタの半導
体基板の表面の一部を示す平面図である。 1・・・半導体基体、2・・・)<ルり領域、3・・・
ンース領域、9・・・セル領域、。 代挫人 尚 封 則 仄 第3図 第4図
Claims (1)
- 【特許請求の範囲】 バルク領域とこのバルク領域の中に形成されたソース領
域とから成るセル領域がドレイン領域内に島状に配置さ
れているマルチセルタイプの絶縁ゲート電界効果トラン
ジスタにおいて、 前記セル領域の平面形状は略四角形又は略六角形であり
、前記セル領域の角部が互いに対向するように前記セル
領域が島状に配置されていることを特徴とするマルチセ
ルタイプの絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63308043A JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP63308043A JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
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JPH02154468A true JPH02154468A (ja) | 1990-06-13 |
JPH0821714B2 JPH0821714B2 (ja) | 1996-03-04 |
Family
ID=17976194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP63308043A Expired - Lifetime JPH0821714B2 (ja) | 1988-12-06 | 1988-12-06 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821714B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04273167A (ja) * | 1991-02-28 | 1992-09-29 | Sharp Corp | 縦型パワーmos fet |
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US6107661A (en) * | 1995-09-29 | 2000-08-22 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
JP2012235002A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-12-06 JP JP63308043A patent/JPH0821714B2/ja not_active Expired - Lifetime
Patent Citations (2)
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JP2012235002A (ja) * | 2011-05-06 | 2012-11-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821714B2 (ja) | 1996-03-04 |
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