JPH01262668A - 電界効果型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電界効果型半導体装置に関し、さらに詳し
くは、パワーＭＯ３ＦＥＴにおける破壊耐量の改善に係
るものである。

〔従来の技術〕

従来例でのこの種のパワーＭＯ５ＦＥＴ、こ）では、ｎ
チャネル形パワーＭＯＳ　Ｆ　ＥＴにおける多角形に形
成された基本ＭＯＳユニットセル部分の平面パターンを
第４図に示し、また、同上第４図に招けるＶ−Ｖ線部の
概要断面構造を第５図に模式的に示しである。

すなわち、これらの第４図、および第５図に示す従来例
装置の構成おいて、符号１ａはｎ“形ドレイン領域、１
ｂはこのｎ−形ドレイン領域１ａの表面側に゛形成され
たｎ−形ドレイン領域である。

また、２ａは前記ｎ−形トドレイン領域ｂの表面部にあ
って、それぞれに多角形状、こＳでは、四角形状をなし
て選択的に形成された複数からなるρ形半導体領域、３
はこれらの各ｐ形半導体領域２ａ内での各コーナ一部を
含んだ表面部の全周囲にあって、その中央部をあけるよ
うにそれぞれ選択的に形成されたｎ＋形ソース領域、４
は前記ｎ−形ドレイン領域１ｂと各ｎ′″形ソース領域
３との間に形成されるチャネル形成領域である。

さらに、５は前記チャネル形成領域４を共通に覆うゲー
ト絶縁膜、６は前記各チャネル形成領域４．４間でのゲ
ート絶縁膜５上に形成されたゲート電極、７は前記各ｎ
＋形ソース領域３の一部表面領域と各ｐ形半導体領域２
ａ内での中央部表面とを短絡接続するようにして形成さ
れたソース電極、８は前記ゲート電極６とソース電極７
とを絶縁する層間絶縁膜、９は前記ｎ′″形ドレイン領
域１ａの裏面側に形成されたドレイン電極である。

つまり、この従来例によるｎチャネル形パワーＭＯＳ　
Ｆ　ＥＴの場合には、第４図の平面パターンに見られる
通り、多角形に形成された基本ＭＯＳユニットセルの複
数個を、これらが相互に隣接するように並列に配置接続
して構成させたものである。

しかして、この従来例によるｎチャネル形パワーＭＯＳ
ＦＥＴにおいては、ドレイン電極９とソース電極７との
間にドレイン電圧を印加させている状態で、ゲート電！
４６とソース電極７との間にゲート電圧を印加させるこ
とで、チャネル形成領域４にチャネルが形成され、これ
によってこれらのドレイン電極９とソース電極７との間
にドレイン電流が流れるもので、この場合、前記ゲート
電圧の制御によってドレイン電流を制御し得るのである
。

なお、こ工で、前記ソース電極７によるところの、前記
各ｐ形半導体領域２ａ内での中央部表面とｎ”形ソース
領域３の一部表面領域との間の短絡接続は、前記チャネ
ル形成領域４の電位を固定させるために必要かつ不可欠
なものである。

そしてまた、この従来例によるｎチャネル形パワーＭＯ
５ＦＥＴでのゲートしきい値電圧は、ゲート絶縁膜５の
厚さとチャネル形成領域４の不純物濃度とによって制御
設定されており、このｎチャネル形パワーＭＯ５ＦＥＴ
の場合、多数の基本ＭＯＳユニットセルを均一動作させ
るために、チャネル形成領域４とｎ＋形リソース領域３
を、ゲート電極６の同一パターンから不純物拡散させ、
その横方向拡散の差によってチャネル長を決定するよう
にしている。

こ工で、前記チャネル形成領域４の不純物濃度分布は、
第６図に示す通りであり、この場合、同図中におけるａ
点部分の不純物濃度が最も高く、このａ点部分によって
前記ゲートしきい値電圧が決定される。

〔発明が解決しようとする課題〕

前記したように、従来例による多角形に形成された基本
ＭＯＳユニットセルの複数個を相互に隣接配置させて構
成するパワーＭＯＳ　Ｆ　ＥＴにおいては、その平面パ
ターンの態様が、第４図に示す通りになり、また、その
出力特性は、第７図に示す通りである。

しかして、このようなパワーＭＯＳ　Ｆ　ＥＴにあって
は、一般に、装置内部に降伏電流が流れた場合、これが
瞬時に破壊される傾向をもつことが知られている。

このパワーＭＯ３ＦＥＴにおける破壊モードを第８図（
ａ）　、　（ｂ）について述べる。この第８図（ａ）。

（ｂ）は前記基本ＭＯＳユニットセル部分での作用を説
明するための等価回路を加えたそれぞれに断面説明図で
ある。

すなわち、これらの第８図（ａ）　、　（ｂ）において
、今、ソース電極７とドレイン電極９との間に印加され
ているドレイン電圧を増加させてゆき、この印加電圧が
ｎ−形ドレイン領域１ｂとｐ形半導体領域２ａとの間の
降伏電圧値に達すると、同図（ａ）中に矢印で示した降
伏電流が流れる。そして、この場合、ｎ＋形リソース領
域３直下には、同図（ｂ）中に見られるように、実質的
にバイポーラトランジスタＴｒが寄生された構成となる
ために、このｎ＋形リソース領域３下に流れ込む降伏電
流Ｊｃは、寄生トランジス、りＴｒのベース抵抗Ｒａ、
を経てソース電極７へ流れ、これが次式（１）。

Ｊｃｘ　Ｒａ＞０．６　　（ｖ　）　　　　　　・”　
（１）の条件を満たしたとき、この寄生トランジスタＴ
ｒが導通されて、その導通後、装置がブロッキング状態
におちいり、このためにパワーＭＯ３ＦＥＴ自身が、短
時間のうちに破壊されるに至る。そして、この場合、寄
生トランジスタＴｒのベース抵抗Ｒａは、チャネル形成
領域４の不純物濃度、ひいては、ゲートしきい値電圧に
依存する。

この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、パワ
ーＭＯＳ　Ｆ　ＥＴでの装置構成の破壊耐量を十分に向
上させ得るようにした。この種の電界効果型半導体装置
、こＳでは、多角形に形成された基本ＭＯＳユニットセ
ルの複数個を相互に隣接配置させて構成するパワーＭＯ
３ＦＥＴを提供することである。

（課題を解決するための手段） 前記の目的を達成するために、この発明に係る電界効果
型半導体装置は、第２導電形の高濃度半導体領域を形成
した後、第１導電形の低濃度不純物を選択的に導入拡散
して低濃度拡散領域を形成させ、さらに、この低濃度拡
ｒＩｉ領域内に第１導電形のソース領域を形成させるよ
うにしたものである。

すなわち、この発明は、多角形に形成された基本電界効
果ユニットセルの複数個を、相互に隣接配置させて構成
する電界効果型半導体装置であって、第１導電形のドレ
イン領域と、このドレイン領域の表面部に選択的に形成
された第２導電形の高濃度半導体領域と、この高濃度半
導体領域内に中央部をあけて選択的に形成された第１導
電形のソース領域と、前記ドレイン領域とソース領域と
の間のチャネル形成領域の表面を覆うゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記ソ
ース領域、および高濃度半導体領域の中央部表面上に選
択的に形成されたソース電極とを少なくとも備え、前記
第１導電形のソース領域の近傍にあって、館記第２導電
形の高濃度半導体領域の不純物濃度を低下させるための
、第１導電形の低濃度不純物を導入拡散させてなる低濃
度拡散領域を形成させたことを特徴とする電界効果型半
導体装置である。

〔作　　　用〕

従って、この発明装置においては、第２導電形の半導体
領域内での第１導電形のソース領域の近傍に、第１導電
形の低濃度不純物を導入拡散させた低濃度拡散領域を形
成させることによって、同該当部分での第２導電形の半
導体領域の不純物濃度を低下させるようにしたので、ゲ
ート絶縁耐圧を低下させずに、この第２導電形の半導体
領域を高濃度に形成できて、寄生トランジスタのベース
抵抗が小さくなり、この寄生トランジスタが低い降伏電
流によって導通する惧れを効果的に回避できるもので、
その結果、装置構成の破壊耐量を格段に向上し得るので
ある。

〔実　施　例〕

以下、この発明に係る電界効果型半導体装置。

こ１では、パワーＭＯ３ＦＥＴでの一実施例につき、第
１図ないし第３図を参照して詳細に説明する。

第１図はこの実施例を適用したｎチャネル形パワーＭＯ
ＳＦＥＴでの多角形に形成された基本ＭＯＳユニットセ
ル部分の概要構成を模式的に示す断面図、第２図は同上
チャネル形成領域での不純物濃度分布を示すグラフであ
って、これらの第１図、第２図実施例において、前記第
５図、第６図従来例と同一符号は同一または相当部分を
表わしている。

すなわち、この第１図に示す実施例装置の構成おいても
、符号１ａはロ０形ドレイン領域、１ｂはこのｎ＋形ト
ドレイン領域１ａ表面側に形成されたｎ−形ドレイン領
域である。

また、２は前記ｎ−形トドレイン領域ｂの表面部にあっ
て、それぞれに多角形状、こ＼では、四角形状をなして
選択的に形成された複数からなるｐ″″形半導体領域、
３はこれらの各ｐ＋＋半導体領域２内での各コーナ一部
を含んだ表面部の全周囲に、その中央部をあけるように
してそれぞれ選択的に形成されたｎ＋形ソース領域であ
り、このｎ＋形のソース領域３の近傍、つまり、前記ｐ
＋＋半導体領域２側には、その不純物濃度を相殺して低
下させるための、ロー形不純物を導入拡散させたｎ−形
拡散領域１０を形成させである。

さらに、４は前記ロー形ドレイン領域１ｂと各ｎ″″形
ソース領域３との間に形成されるチャネル形成領域、５
は前記チャネル形成領域４を共通に覆うゲート絶縁膜、
６は前記各チャネル形成領域４．４間でのゲート絶縁膜
５上に形成されたゲート電極、７は前記各ｎ＋形ソース
領域３の一部表面領域と各ｐ″″形半導体領域２内での
中央部表面とを短絡接続するようにして形成されたソー
ス電極、８は前記ゲート電極６とソース電極７とを絶縁
する層間絶縁膜、９は前記ｎ＋形トドレイン領域ａの裏
面側に形成されたドレイン電極である。

この第１図実施例によるｎチャネル形パワーＭＯ５ＦＥ
Ｔの場合にも、あらためてその平面パターンを図示して
はいないが、前記第４図に示した従来例構成と同様に、
多角形に形成された基本ＭＯＳユニットセルの複数個を
、これらが相互に隣接するように並列に配置接続して構
成させたものである。

こシで、前記従来例において述べた如く、基本ＭＯＳユ
ニットセルを構成させるため、半導体領域２内にチャネ
ル形成領域４を形成させるには、まず、この半導体領域
２内にソース領域３を形成する必要があり、この結果、
その内部には、必然的にバイポーラトランジスタＴｒが
寄生する構造にならざるを得ない。そして、この寄生ト
ランジスタＴｒを導通させないようにする。換言すると
、装置の破壊耐量を向上させるためには、前記した式（
１）における「降伏電流Ｊｃと寄生トランジスタＴ「の
ベース抵抗Ｒａとの積」の数値を可及的に小さくするこ
とが必要である。

しかして、前記寄生トランジスタＴｒのベース抵抗Ｒａ
を小さくさせるため、　ｐ形半導体領域２ａの不純物濃
度を高くすることは、とりも直さずチャネル形成領域４
の不純物濃度を高くすることをも意味し、結果的には、
装置のゲートしきい値電圧が所定値よりも大きくなるの
を免れ難い。そして、この場合の対策の一つとして、ゲ
ート絶縁膜５を薄くさせて、そのゲートしきい値電圧を
所定値に保持することが考えられるのであるが、一方で
、薄くされたゲート絶縁膜は、ゲート絶縁耐圧の低下を
きたすことから、その厚ざを薄くするのに自ずから限界
がある。

そこで、この第１図に示す実施例構成においては、１ゲ
ート絶縁［５の膜厚の薄層化で所定のゲートしきい値電
圧を得るようにせずに、ゲート電極６のパターンから、
ｐ＋＋半導体領域２を拡散形成させた上で、まず、ｎ−
形不純物を選択的に導入拡散してｎ−形拡散領域１（＋
を形成させ、ついで、同様にｎ４−形ソース領域３を形
成させるようにしたものである。そして、このとき、前
記ｎ−形拡散領域ｌＯについては、これを、ｐ＋＋半導
体領域２よりも浅く、かつｎ１形ソース領域３よりも深
く形成させることで、実質的には、ｎ１形ソース領域３
に接した近傍に同ｎ”形拡散領域１０が存在するように
形成させる。

従って、この第１図実施例構成の場合、ｎ＋形のソース
領域３の近傍に形成されるｎ−形拡散領域１０によって
は、第２図に見られるように、ゲートしきい値電圧を決
定するｐゝ形半導体領域２での該当部分の不純物濃度が
相殺されることになって、ゲート絶縁膜を薄くすること
、換言すると、ゲート絶縁耐圧を低下させずに、基本Ｍ
ＯＳユニットセル内でのこのゲートしきい値電圧を所期
通りに低下し得ると共に、その結果として、寄生トラン
ジスタＴｒのベース抵抗Ｒａを、従来例構成のものより
も小さくできる。つまり、この寄生トランジスタＴｒの
導通条件である前記式（１）の（ＪｃｘＲａ）を小さく
し待て、従来例構成でのように、寄生トランジスタが低
い降伏電流によって導通状態になるのを効果的に回避で
きるもので、その結果として、装置構成に要求される破
壊耐量を十分に向上し得るのである。

また、第３図はこの発明の他の実施例を適用したｎチャ
ネル形パワーＭＯＳＦＥＴでの多角形に形成された基本
ＭＯＳユニットセル部分の概要構成を模式的に示す断面
図であり、この第３図実施例装置の構成においては、前
記第１図実施例構成でｎ１形ソース領域３に接する近傍
に形成されていたｎ−形拡散領域ＩＯを、口“形ソース
領域３の近傍ではあっても、チャネル形成領域４側に形
成させ、これによって同様に装置のゲートしきい値電圧
をｆｆｄＪ御するようにしたもので、前例と同様な作用
。

効果を得ることができる。

なお、前記各実施例構成においては、この発明をｎチャ
ネル形ＭＯＳＦＥＴに適用する場合について述べたが、
この構成をｐチャネル形ＭＯ３ＦＥＴ、もしくは、ＩＧ
ＢＴなどに対しても適用できて、それぞれに同様な作用
、効果を得られることは勿論である。

〔発明の効果〕

以上詳述したように、この発明装置によれば、第２導電
形の半導体領域内での、第１導電形のソース領域のチャ
ネル形成領域を含んだ近傍に、第１導電形の低濃度不純
物を導入拡散した低濃度拡散領域を形成させ、同該当部
分での第２導電形の半導体領域の不純物濃度を低下させ
るようにしたので、ゲート絶縁耐圧を低下させずに、こ
の第２導電形の半導体領域を高濃度に形成でき、これに
より寄生トランジスタのベース抵抗を小さくし得て、こ
の寄生トランジスタが低い降伏電流によって導通する惧
れを効果的に回避できるのであり、結果的に装置構成の
破壊耐量を格段に向上させ得るものである。

【図面の簡単な説明】

第１図はこの発明に係る電界効果型半導体装置の一実施
例を適用したｎチャネル形パワーＭＯ５ＦＥＴでの多角
形に形成された基本ＭＯＳユニットセル部分の概要構成
を模式的に示す断面図、第２図は同上チャネル形成領域
での不純物濃度分布を示すグラフ、第３図は他の実施例
による同上装置の基本ＭＯＳユニットセル部分の概要構
成を模式的に示す断面図であり、また、第４図は従来例
による同上装置の基本ＭＯＳユニットセル部分を示す平
面パターン図、第５図は同第４図におけるｖ−ｖＬａ部
の概要構成を模式的に示す断面図、第６図は同上チャネ
ル形成領域での不純物濃度分布を示すグラフ、第７図は
同上出力特性を示す説明図、第８図（ａ）　、　（ｂ）
は前記基本ＭＯＳユニットセル部分での作用を説明する
ための等価回路を加えたそれぞれに断面説明図である。 １ａ・・・・ｎ１形ドレイン領域、ｌｂ・・・・ｎ−形
ドレイン領域、２・・・・ｐ＋形半導体領域、３・・・
・ｎ＋形ソース領域、４・・・・チャネル形成領域、５
・・・・ゲート絶縁膜、６・・・・ゲート電極、７・・
・・ソース電極、８・・・・層間絶縁膜、９・・・・ド
レイン電極、ｌＯ・・・・ｎ−形拡散領域、Ｔｒ・・・
・寄生トランジスタ、Ｒａ・・・・同ベース抵抗。 代理人　　大　　岩　　　増　　雄 第３図 第４図 ■梶套禦郵 第５図 第６図 第７図 ソース・Ｆ゛レイフ１町１五−一一− 第８図 手続補正書（物堅） １イ父　　年　　月　　　日 ３、補正をする者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 （１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙のとおり補正する
。 （２）同書８頁４〜７行の「多角形に形成〜であって、
」を削除する。 以上 特許請求の範囲 第１導電形のドレイン領域と、このドレイン領域の表面
部に選択的に形成された第２導電形の高濃度半導体領域
と、この高濃度半導体領域内に中央部をあけて選択的に
形成された第１導電形のソース領域と、前記ドレイン領
域とソース領域との間のチャネル形成領域の表面を覆う
ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲー
ト電極と、前記ソース領域、および高濃度半導体領域の
中央部表面上に選択的に形成されたソース電極とを少な
くとも備え、前記第１導電形のソース領域の近傍にあっ
て、第２導電形の高濃度半導体領域の不純物濃度を低下
させるための、＠１導゛屯形の低濃度不純物を導入拡散
させてなる低濃度拡散領域を形成させたことを特徴とす
る電界効果型半導体装置。

Claims (1)

【特許請求の範囲】
1. 　多角形に形成された基本電界効果ユニットセルの複数
   個を相互に隣接配置させて構成する電界効果型半導体装
   置であつて、第１導電形のドレイン領域と、このドレイ
   ン領域の表面部に選択的に形成された第２導電形の高濃
   度半導体領域と、この高濃度半導体領域内に中央部をあ
   けて選択的に形成された第１導電形のソース領域と、前
   記ドレイン領域とソース領域との間のチャネル形成領域
   の表面を覆うゲート絶縁膜と、このゲート絶縁膜上に形
   成されたゲート電極と、前記ソース領域、および高濃度
   半導体領域の中央部表面上に選択的に形成されたソース
   電極とを少なくとも備え、前記第１導電形のソース領域
   の近傍にあつて、第２導電形の高濃度半導体領域の不純
   物濃度を低下させるための、第１導電形の低濃度不純物
   を導入拡散させてなる低濃度拡散領域を形成させたこと
   を特徴とする電界効果型半導体装置。